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公開番号2025139207
公報種別公開特許公報(A)
公開日2025-09-26
出願番号2024038018
出願日2024-03-12
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/50 20230101AFI20250918BHJP()
要約【課題】メモリデバイスの製造コストを抑制する。
【解決手段】実施形態のメモリデバイスは、基板と、複数の第1導電体層22と、複数のメモリピラーMPと、複数の第1ピラーHRと、複数の第2ピラーDMPとを含む。基板は、第1方向に順に並んだ第1領域MA、第2領域BA、及び第3領域HAを含む。第1導電体層は基板の上方で第2方向に並んでいる。複数のメモリピラーは第1領域に設けられる。複数のメモリピラーの各々が複数の第1導電体層と交差した部分を有し、且つ積層膜42を含む。複数の第1ピラーは第2領域及び第3領域に設けられる。複数の第1ピラーの各々は、複数の第1導電体層のうちの少なくとも1部と交差した部分を有し、且つメモリピラーと異なる構成である。複数の第2ピラーは第2領域に設けられる。複数の第2ピラーの各々は、複数の第1導電体層のうち少なくとも1つの第1導電体層と交差した部分を有し、且つ積層膜を含む。
【選択図】図9
特許請求の範囲【請求項１】
第１方向に順に並んだ第１領域、第２領域、及び第３領域を含む基板と、
前記基板の上方で前記第１方向と交差する第２方向に並んだ複数の第１導電体層と、
前記第１領域に設けられ、各々が前記複数の第１導電体層と交差した部分を有し、且つ積層膜を含む複数のメモリピラーと、
前記第２領域及び前記第３領域に設けられ、各々が前記複数の第１導電体層のうちの少なくとも１部と交差した部分を有し、且つ前記メモリピラーと異なる構成である複数の第１ピラーと、
前記第２領域に設けられ、各々が前記複数の第１導電体層のうち少なくとも１つの第１導電体層と交差した部分を有し、且つ前記積層膜を含む複数の第２ピラーと、
を備える、メモリデバイス。
続きを表示（約 330 文字）【請求項２】
前記第２領域において、前記複数の第２ピラーの各々の少なくとも一部が、前記複数の第１ピラーのいずれかと前記第２方向に重なっている、
請求項１に記載のメモリデバイス。
【請求項３】
前記複数の第２ピラーの各々は、前記複数の第１導電体層から離れている、
請求項１に記載のメモリデバイス。
【請求項４】
前記複数の第２ピラーの少なくとも１つの第２ピラーは、前記複数のメモリピラーよりも前記第２方向に短い、
請求項１に記載のメモリデバイス。
【請求項５】
前記複数の第１ピラーは、酸素とシリコンとを含む第１絶縁部材からなる、
請求項１に記載のメモリデバイス。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリデバイスに関する。
続きを表示（約 3,700 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－０９０１７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの製造コストを抑制する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、基板と、複数の第１導電体層と、複数のメモリピラーと、複数の第１ピラーと、複数の第２ピラーとを含む。基板は、第１方向に順に並んだ第１領域、第２領域、及び第３領域を含む。第１導電体層は、基板の上方で第１方向と交差する第２方向に並んでいる。複数のメモリピラーＭＰは、第１領域に設けられる。複数のメモリピラーの各々が複数の第１導電体層と交差した部分を有し、且つ積層膜を含む。複数の第１ピラーは、第２領域及び第３領域に設けられる。複数の第１ピラーの各々は、複数の第１導電体層のうちの少なくとも１部と交差した部分を有し、且つメモリピラーと異なる構成である。複数の第２ピラーは、第２領域に設けられる。複数の第２ピラーの各々は、複数の第１導電体層のうち少なくとも１つの第１導電体層と交差した部分を有し、且つ積層膜を含む。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリデバイスを備えるメモリシステムの全体構成の一例を示すブロック図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスの外観の一例を示す斜視図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイのメモリ領域における断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるメモリピラーの断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの境界領域の近傍における平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの境界領域の近傍における断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図。
第１実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す、図１１のＸＩＩ－ＸＩＩ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す、図１３のＸＩＶ－ＸＩＶ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す、図１５のＸＶＩ－ＸＶＩ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す、図１７のＸＶＩＩＩ－ＸＶＩＩＩ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す、図１９のＸＸ－ＸＸ線に沿った断面図。
第１比較例に係るメモリセルアレイの平面レイアウトの一例を示す平面図。
第１比較例に係るメモリセルアレイの断面構造の一例を示す、図２１のＸＸＩＩ－ＸＸＩＩ線に沿った断面図。
第２比較例に係るメモリセルアレイの平面レイアウトの一例を示す平面図。
第２比較例に係るメモリセルアレイの断面構造の一例を示す、図２３のＸＸＩＶ－ＸＸＩＶ線に沿った断面図。
第２実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるメモリセルアレイの境界領域の近傍における断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す断面図。
第１変形例に係るメモリセルアレイの平面レイアウトの一例を示す平面図。
第１変形例に係るメモリセルアレイの断面構造の一例を示す、図３４のＸＸＸＶ－ＸＸＸＶ線に沿った断面図。
第２変形例に係るメモリセルアレイの平面レイアウトの一例を示す平面図。
第２変形例に係るメモリセルアレイの断面構造の一例を示す、図３６のＸＸＸＶＩＩ－ＸＸＸＶＩＩ線に沿った断面図。
対向配置される２つの接合パッドの近傍の詳細な断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるメモリピラーが有する第１階層及び第２階層の境界部分の詳細な断面構造の一例を示す断面図。
第３変形例に係るメモリセルアレイの断面構造の一例を示す断面図。
第４変形例に係るメモリデバイスの断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、適宜省略されている。平面図に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字や文字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
【０００８】
＜１＞第１実施形態
第１実施形態に係るメモリデバイス１は、メモリセルが３次元に積層され、２枚の半導体基板を貼り合わせる製造方法が利用された構造を有する。そして、端部のメモリホールの開口をアシストするためのパターンと、引出領域において積層配線の構造を維持するためのパターンとが、境界領域において重なるように配置される。以下に、第１実施形態に係るメモリデバイス１の詳細について説明する。
【０００９】
＜１－１＞構成
まず、第１実施形態に係るメモリデバイス１の構成について説明する。
【００１０】
＜１－１－１＞メモリデバイス１の全体構成
図１は、第１実施形態に係るメモリデバイス１を備えるメモリシステムの全体構成の一例を示すブロック図である。図１に示すように、メモリデバイス１は、外部のメモリコントローラ２によって制御される。メモリデバイス１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。メモリデバイス１は、例えば、メモリセルアレイ１０、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を含む。
（【００１１】以降は省略されています）

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