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公開番号2025140283
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024039583
出願日2024-03-14
発明の名称半導体記憶装置の製造方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20250919BHJP()
要約【課題】容易に半導体記憶装置の製造が可能な、半導体記憶装置の製造方法を提供する。
【解決手段】実施形態の半導体記憶装置の製造方法は、酸化物を含む複数の第1層と、窒化物を含み複数の第1層の膜厚よりもそれぞれ膜厚の厚い複数の第2層と、が第1方向に交互に一層ずつ積層された積層膜を形成し、積層膜を貫通し第1方向に延びる開口部を形成し、開口部を有する積層膜の酸化を行うことにより、それぞれの複数の第1層の膜厚を増加させ、それぞれの複数の第2層の膜厚を減少させる。
【選択図】図3
特許請求の範囲【請求項１】
酸化物を含む複数の第１層と、窒化物を含み前記複数の第１層の膜厚よりもそれぞれ膜厚の厚い複数の第２層と、が第１方向に交互に一層ずつ積層された積層膜を形成し、
前記積層膜を貫通し前記第１方向に延びる開口部を形成し、
前記開口部を有する前記積層膜の酸化を行うことにより、それぞれの前記複数の第１層の膜厚を増加させ、それぞれの前記複数の第２層の膜厚を減少させる、
半導体記憶装置の製造方法。
続きを表示（約 980 文字）【請求項２】
前記酸化は、ウェット酸化である、
請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記ウェット酸化は、水素ガスと酸素ガスにより行われる、
請求項２記載の半導体記憶装置の製造方法。
【請求項４】
前記ウェット酸化が行われるときの、前記半導体記憶装置が製造される反応室内の、水蒸気（Ｈ
２
Ｏ）の分圧は１０気圧以上である、
請求項２記載の半導体記憶装置の製造方法。
【請求項５】
前記ウェット酸化が行われるときの、前記半導体記憶装置が製造される反応室内の温度は４００度以上である、
請求項２記載の半導体記憶装置の製造方法。
【請求項６】
前記積層膜を貫通し前記第１方向に延びる前記開口部を形成するときの、前記積層膜が載置されるステージの温度は７０度以下である、
請求項１記載の半導体記憶装置の製造方法。
【請求項７】
前記酸化を行った後の前記積層膜の膜厚と前記酸化を行う前の前記積層膜の膜厚の差は０．１μｍより大きい、
請求項１記載の半導体記憶装置の製造方法。
【請求項８】
前記酸化を行う前の、前記第１方向における前記複数の第１層のうちの１つの膜厚は０．３ｎｍ以上１０ｎｍ以下であり、前記第1方向における前記前記複数の第１層のうちの１つと接する前記第２層の膜厚は２５ｎｍ以上４５ｎｍ以下である、請求項１に記載の半導体記憶装置の製造方法。
【請求項９】
前記酸化を行った後の、前記複数の第１層のうちの１つの膜厚は、前記複数の第１層のうちの１つと、前記複数の第１層のうちの１つと接する前記第２層との合計膜厚に対して、３５％以上４５％以下である、請求項1に記載の半導体記憶装置の製造方法。
【請求項１０】
前記積層膜を貫通し前記第１方向に延びる前記開口部を形成した後で、前記開口部を有する前記積層膜の酸化を行う前に、前記開口部内に露出した、前記複数の第１層の側面及び前記複数の第２層の側面に、窒化物を含む第３層を形成し、
前記開口部を有する前記積層膜の酸化を行うときに、前記第３層の酸化を行う、
請求項１記載の半導体記憶装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置の製造方法に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
大容量の不揮発性メモリが開発されている。この大容量の不揮発性メモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。
【０００３】
大容量の不揮発性メモリが備えるメモリセルアレイには、ビット線及びワード線と呼ばれる金属配線が多数配列されている。セルに接続されたビット線とワード線に電圧を印加し、ビット線とワード線に対応した１つのメモリセルにデータが書き込まれる。かかるワード線となる導電層と絶縁層とを交互に積層した積層膜を備えた、メモリセルを３次元配列した半導体記憶装置が提案されている。
【先行技術文献】
【特許文献】
【０００４】
米国特許出願公開第２０１０／０２７６７４３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、容易に半導体記憶装置の製造が可能な、半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体記憶装置の製造方法は、酸化物を含む複数の第１層と、窒化物を含み複数の第１層の膜厚よりもそれぞれ膜厚の厚い複数の第２層と、が第１方向に交互に一層ずつ積層された積層膜を形成し、積層膜を貫通し第１方向に延びる開口部を形成し、開口部を有する積層膜の酸化を行うことにより、それぞれの複数の第１層の膜厚を増加させ、それぞれの複数の第２層の膜厚を減少させる。
【図面の簡単な説明】
【０００７】
実施形態の半導体記憶装置のブロック図である。
実施形態の半導体記憶装置の等価回路図である。
実施形態の半導体記憶装置の要部の模式断面図である。
実施形態の半導体記憶装置の製造方法を示す模式断面図である。
実施形態の半導体記憶装置の製造方法を示す模式断面図である。
実施形態の半導体記憶装置の製造方法を示す模式断面図である。
実施形態の半導体記憶装置の製造方法を示す模式断面図である。
実施形態の半導体記憶装置の製造方法の変形例を示す模式断面図である。
実施形態の半導体記憶装置の製造方法の変形例を示す模式断面図である。
実施形態の半導体記憶装置の製造方法の変形例を示す模式断面図である。
【０００８】
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【０００９】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１０】
（実施形態）
実施形態の半導体記憶装置の製造方法は、酸化物を含む複数の第１層と、窒化物を含み複数の第１層の膜厚よりもそれぞれ膜厚の厚い複数の第２層と、が第１方向に交互に一層ずつ積層された積層膜を形成し、積層膜を貫通し第１方向に延びる開口部を形成し、開口部を有する積層膜の酸化を行うことにより、それぞれの複数の第１層の膜厚を増加させ、それぞれの複数の第２層の膜厚を減少させる。
（【００１１】以降は省略されています）

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