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公開番号2025141327
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024041212
出願日2024-03-15
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人高橋・林アンドパートナーズ
主分類G11C 16/26 20060101AFI20250919BHJP(情報記憶)
要約【課題】チップサイズの縮小化を可能にする半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、各々が、それぞれ直列に接続される複数のメモリセルと、複数のメモリセルの第1のメモリセルに接続されるビット線と、を複数備える第1プレーン及び第2プレーンと、各々が、第1プレーンの複数のビット線の各々に接続され、複数の第1センスアンプと、各々が、第2プレーンの複数のビット線の各々に接続され、複数の第2センスアンプと、各々が、複数の第1センスアンプの各々と複数の第2センスアンプの各々とに電気的に接続され、複数の第1のラッチ回路を備える複数の第1ラッチ回路群と、を備える。
【選択図】図2
特許請求の範囲【請求項１】
各々が、それぞれ直列に接続され各々がｎビット（ｎは２以上の整数）のデータを保存可能である複数のメモリセルと、前記複数のメモリセルの第1のメモリセルに接続されるビット線と、を複数備える第１プレーン及び第２プレーンと、
各々が、前記第１プレーンの前記複数のビット線の各々に接続され、前記メモリセルからのデータ読み出しまたは前記メモリセルへのデータ書き込みを実行する複数の第１センスアンプと、
各々が、前記第２プレーンの前記複数のビット線の各々に接続され、前記メモリセルからのデータ読み出しまたは前記メモリセルへのデータ書き込みを実行する複数の第２センスアンプと、
各々が、前記メモリセルへの書き込みデータまたは前記メモリセルからの読み出しデータを保存可能であり、前記複数の第１センスアンプの各々と前記複数の第２センスアンプの各々とに電気的に接続され、複数の第１のラッチ回路を備える複数の第１ラッチ回路群と、
を備える半導体記憶装置。
続きを表示（約 1,900 文字）【請求項２】
平面視において、前記複数の第１センスアンプと前記複数の第２センスアンプと前記複数の第１ラッチ回路群は、前記第１プレーンと前記第２プレーンとの間に配置される、請求項１に記載の半導体記憶装置。
【請求項３】
メモリコントローラと接続可能であり、前記メモリコントローラからアドレス情報を受信可能な入出力回路と、
制御回路と、
各々が、前記複数の第１ラッチ回路群の各々と、前記複数の第１センスアンプの各々の間に配置される複数の第１セレクタと、
各々が、前記複数の第１ラッチ回路群の各々と、前記複数の第２センスアンプの各々の間に配置される複数の第２セレクタと、
をさらに備え、
前記制御回路は、前記入出力回路経由で受信した前記アドレス情報が前記第１プレーンのメモリセルに対応する場合に、前記複数の第１セレクタをオン、前記複数の第２セレクタをオフにする請求項１に記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記入出力回路経由で受信した前記アドレス情報が前記第２プレーンのメモリセルに対応する場合に、前記複数の第１セレクタをオフ、前記複数の第２セレクタをオンにする請求項３に記載の半導体記憶装置。
【請求項５】
各々が、前記複数の第１ラッチ回路群に接続される複数の第２のラッチ回路をさらに備え、
前記メモリコントローラから前記入出力回路経由で受信されたデータは、前記複数の第２のラッチ回路のうちの１つを介して前記複数の第１のラッチ回路のうちの少なくとも１つに送信される
請求項３に記載の半導体記憶装置。
【請求項６】
前記複数の第１のラッチ回路の個数は４個以上である請求項１に記載の半導体記憶装置。
【請求項７】
メモリコントローラと接続可能であり、前記メモリコントローラからアドレス情報を受信可能な入出力回路と、
制御回路と、
各々が、前記複数の第１ラッチ回路群に接続される複数の第２のラッチ回路と、
各々が、前記複数の第２のラッチ回路の各々と、前記複数の第１センスアンプの各々の間に配置される複数の第１スイッチと、
各々が、前記複数の第２のラッチ回路の各々と、前記複数の第２センスアンプの各々の間に配置される複数の第２スイッチと、
をさらに備え、
前記複数の第１のラッチ回路のうちの２つは第１センスアンプと接続し、
前記複数の第１のラッチ回路のうちの他の２つは第２センスアンプと接続し、
前記制御回路は、前記入出力回路経由で受信した前記アドレス情報が前記第１プレーンのメモリセルに対応する場合に、前記複数の第１スイッチをオン、前記複数の第２スイッチをオフにする請求項６に記載の半導体記憶装置。
【請求項８】
前記制御回路は、前記入出力回路経由で受信した前記アドレス情報が前記第２プレーンのメモリセルに対応する場合に、前記複数の第１スイッチをオフ、前記複数の第２スイッチをオンにする請求項７に記載の半導体記憶装置。
【請求項９】
前記メモリコントローラから前記入出力回路経由で受信されたデータは、前記複数の第２のラッチ回路のうちの１つを介して前記複数の第１のラッチ回路のうちの少なくとも１つに送信される
請求項７に記載の半導体記憶装置。
【請求項１０】
各々が、それぞれ直列に接続され各々がｎビット（ｎは２以上の整数）のデータを保存可能である複数のメモリセルと、前記複数のメモリセルの第1のメモリセルに接続されるビット線と、を複数備える第３プレーン及び第４プレーンと、
各々が、前記第３プレーンの前記複数のビット線の各々に接続され、前記メモリセルからのデータ読み出しまたは前記メモリセルへのデータ書き込みを実行する複数の第３センスアンプと、
各々が、前記第４プレーンの前記複数のビット線の各々に接続され、前記メモリセルからのデータ読み出しまたは前記メモリセルへのデータ書き込みを実行する複数の第４センスアンプと、
各々が、前記メモリセルへの書き込みデータまたは前記メモリセルからの読み出しデータを保存可能であり、前記複数の第３センスアンプの各々と前記複数の第４センスアンプの各々とに電気的に接続され、複数の第３のラッチ回路を備える複数の第２ラッチ回路群と、
をさらに備える請求項１に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示の実施形態は半導体記憶装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
近年、不揮発性メモリを備えるメモリシステムが広く普及している。メモリシステムでは、例えば、不揮発性メモリとしてＮＡＮＤ型フラッシュメモリが使用される。このようなメモリシステムでは、不揮発性メモリのチップサイズの縮小化が図られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２００９／０１６１４３５号明細書
米国特許出願公開第２０２２／００１３１７５号明細書
米国特許出願公開第２０１９／０２５８４０４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チップサイズの縮小化を可能にする半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態に係る半導体記憶装置は、各々が、それぞれ直列に接続され各々がｎビット（ｎは２以上の整数）のデータを保存可能である複数のメモリセルと、複数のメモリセルの第1のメモリセルに接続されるビット線と、を複数備える第１プレーン及び第２プレーンと、各々が、第１プレーンの複数のビット線の各々に接続され、メモリセルからのデータ読み出しまたはメモリセルへのデータ書き込みを実行する複数の第１センスアンプと、各々が、第２プレーンの複数のビット線の各々に接続され、メモリセルからのデータ読み出しまたはメモリセルへのデータ書き込みを実行する複数の第２センスアンプと、各々が、メモリセルへの書き込みデータまたはメモリセルからの読み出しデータを保存可能であり、複数の第１センスアンプの各々と複数の第２センスアンプの各々とに電気的に接続され、複数のラッチ回路を備える複数の第１ラッチ回路部と、を備える。
【図面の簡単な説明】
【０００６】
一実施形態に係るメモリシステム及びホストの構成を示すブロック図である。
一実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。
一実施形態に係る半導体記憶装置における主要要素の平面レイアウトを示す模式図である。
一実施形態に係るメモリセルアレイの構成を示す斜視図である。
一実施形態に係るメモリセルの構成を示す断面図である。
一実施形態に係るメモリセルの構成を示す回路図である。
一実施形態に係るセンスアンプとラッチ回路の構成の一例を示す回路図である。
一実施形態に係る不揮発性メモリのプログラム動作のフローチャートを示す図である。
一実施形態に係る不揮発性メモリのプログラム動作時のアクティブ化したプレーンの組み合わせを示す図である。
一実施形態に係る不揮発性メモリの読み出し動作のフローチャートを示す図である。
一実施形態に係るセンスアンプとラッチ回路の構成の一例を示す回路図である。
一実施形態に係る不揮発性メモリのプログラム動作時のアクティブ化したプレーンの組み合わせを示す図である。
一実施形態に係るセンスアンプとラッチ回路の構成の一例を示す回路図である。
一実施形態に係るセンスアンプとラッチ回路の構成の一例を示す回路図である。
一実施形態に係るプレーンとセンスアンプとラッチ回路を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下、各実施形態のメモリシステムについて、図面を参照して説明する。以下の説明において、同一、又は類似する機能及び構成を有する構成要素については、共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字（、例えば、アルファベットの大文字、数字、ハイフンとアルファベットの大文字と数字など）を付して区別し、重複する説明が省略される場合がある。
【０００８】
＜第１実施形態＞
＜１－１．メモリシステム３の全体構成＞
図１を参照し、メモリシステム３の全体構成を説明する。図１は、メモリシステム３の構成を説明するためのブロック図である。メモリシステム３は、不揮発性メモリ２と、不揮発性メモリ２を制御するメモリコントローラ１と、を含む。
【０００９】
メモリシステム３は、例えば、メモリコントローラ１と不揮発性メモリ２とが１つのパッケージとして構成されるＳＤ
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カードのようなメモリカードであってよく、ＵＦＳ（ＵｎｉｖｅｒｓａｌＦｌａｓｈＳｔｏｒａｇｅ）であってよく、ＳＳＤ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）であってもよい。
【００１０】
メモリシステム３はホスト４と接続されている。ホスト４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。ホスト４は、メモリシステム３を制御する。ホスト４は、例えば、プロセッサ及びメモリを備える。プロセッサは、メモリにロードされる様々なプログラムを実行するように構成されている。様々なプログラムは、例えば、オペレーティングシステム（ＯｐｅｒａｔｉｇＳｙｓｔｅｍ、ＯＳ）に実装されたファイルシステム及びアプリケーション（Ａｐｐｌｉｃａｔｉｏｎ）などを含む。アプリケーションは、例えば、ＯＳを介してメモリシステム３とデータ（実データ）のやり取りを行うように構成されている。データ（実データ）はファイルデータとして保存される。
（【００１１】以降は省略されています）

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