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公開番号2025141560
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024041559
出願日2024-03-15
発明の名称半導体装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H10B 43/27 20230101AFI20250919BHJP()
要約【課題】データリテンション特性の劣化を抑制することが可能な半導体装置およびその製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置は、複数の導電層と、電荷蓄積膜と、絶縁膜と、を備える。複数の導電層は、第1方向に互いに離隔されている。複数の導電層は、金属膜と、金属膜を覆い、チタンシリコン窒化物を含有する第1膜と、を有する。電荷蓄積膜は、導電層の側面に対向する。絶縁膜は、導電層と電荷蓄積膜との間に設けられている。
【選択図】図5
特許請求の範囲【請求項１】
第１方向に互いに離隔された複数の導電層であって、金属膜と、前記金属膜を覆い、チタンシリコン窒化物を含有する第１膜と、を有する複数の導電層と、
前記導電層の側面に対向する電荷蓄積膜と、
前記導電層と前記電荷蓄積膜との間に設けられた絶縁膜と、
を備える半導体装置。
続きを表示（約 950 文字）【請求項２】
前記第１膜におけるシリコンの濃度は５４％以上である、請求項１に記載の半導体装置。
【請求項３】
前記第１膜の厚さは３ｎｍ以下である、請求項１に記載の半導体装置。
【請求項４】
前記絶縁膜は、前記第１膜に接して設けられた第１絶縁膜と、前記第１絶縁膜と前記電荷蓄積膜との間に設けられた第２絶縁膜とを有する、請求項１に記載の半導体装置。
【請求項５】
前記第１絶縁膜は、アルミニウム酸化物を含有し、前記第２絶縁膜は、シリコン酸化物を含有する、請求項４に記載の半導体装置。
【請求項６】
前記第１膜と前記第１絶縁膜との界面における不純物の濃度は前記第２絶縁膜における前記不純物の濃度よりも高い請求項４に記載の半導体装置。
【請求項７】
前記第１絶縁膜における前記不純物の濃度は前記第２絶縁膜における前記不純物の濃度よりも高い請求項６に記載の半導体装置。
【請求項８】
前記第１膜と前記第１絶縁膜との界面における前記不純物の濃度は１×１０
２０
ａｔｏｍｓ／ｃｍ
３
よりも高く、
前記第２絶縁膜は、
前記界面よりも前記不純物の濃度が低い第１部分と、
前記第１部分に対して前記電荷蓄積膜側に位置し、前記第１部分よりも厚みが厚く、前記不純物の濃度が前記第１部分よりも低い１×１０
２０
ａｔｏｍｓ／ｃｍ
３
以下である第２部分と、
を有する請求項６に記載の半導体装置。
【請求項９】
前記第１膜における不純物の濃度は、前記金属膜側から前記絶縁膜側に向かって増加し、前記絶縁膜における前記不純物の濃度は、前記第１膜側から前記電荷蓄積膜側に向かって減少する、請求項１に記載の半導体装置。
【請求項１０】
前記第１膜における前記不純物の濃度は、前記金属膜側から前記絶縁膜側に向かって実質的に単調増加し、前記絶縁膜における前記不純物の濃度は、前記第１膜側から前記電荷蓄積膜側に向かって実質的に単調減少する、請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
３次元半導体メモリなどの半導体装置では、ブロック絶縁膜への水素の拡散に起因して、電荷蓄積膜に捕獲された電子がブロック絶縁膜側に抜ける電子抜けが発生することがある。電子抜けが発生すると、データリテンション特性が劣化することがある。
【先行技術文献】
【特許文献】
【０００３】
特開２０１０－３７４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データリテンション特性の劣化を抑制することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、複数の導電層と、電荷蓄積膜と、絶縁膜と、を備える。複数の導電層は、第１方向に互いに離隔されている。複数の導電層は、金属膜と、金属膜を覆い、チタンシリコン窒化物を含有する第１膜と、を有する。電荷蓄積膜は、導電層の側面に対向する。絶縁膜は、導電層と電荷蓄積膜との間に設けられている。
【図面の簡単な説明】
【０００６】
実施形態によるメモリシステムの概略構成を示すブロック図である。
実施形態による半導体記憶装置の概略構成を示すブロック図である。
実施形態による半導体記憶装置の等価回路を示す回路図である。
実施形態による半導体記憶装置の断面構造を示す断面図である。
実施形態による半導体記憶装置における柱状部の断面構造を示す断面図である。
実施形態による半導体記憶装置において、図５のＶＩ－ＶＩ断面を示す断面図である。
実施形態による半導体記憶装置の製造方法を示す断面図である。
実施形態による半導体記憶装置の詳細な製造方法を示す断面図である。
図８に続く、実施形態による半導体記憶装置の製造方法を示す断面図である。
図９に続く、実施形態による半導体記憶装置の製造方法を示す断面図である。
実施例による半導体記憶装置のデータリテンション特性を説明するための説明図である。
実施例による半導体記憶装置において、バリアメタル膜の厚みと第２ブロック膜中の水素濃度との関係を示すグラフである。
実施例による半導体記憶装置において、メモリホールの周辺側から中心側に向かう方向の深さと水素濃度との関係を示すグラフである。
実施例による半導体記憶装置において、バリアメタル膜の厚みとデータリテンション特性との関係を示すグラフである。
実施例による半導体記憶装置において、第２ブロック膜中の水素濃度とデータリテンション特性との関係を示すグラフである。
実施例による半導体記憶装置において、バリアメタル膜の厚みとデータリテンション特性との関係を示すグラフである。
実施例による半導体記憶装置において、ＳｉＮとＴｉＮとのサイクル比とデータリテンション特性との関係を示すグラフである。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照しながら説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【０００８】
図１は、実施形態によるメモリシステムの概略構成を示すブロック図である。図１に示されるように、本実施形態のメモリシステムは、メモリコントローラ１００と、半導体記憶装置２００とを備える。半導体記憶装置２００は、半導体装置の一例である。半導体記憶装置２００は、ＮＡＮＤ型のフラッシュメモリとして構成される不揮発性の半導体記憶装置である。メモリシステムは、ホストと接続可能である。ホストは、例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体記憶装置２００が１つのみ図示されているが、実際のメモリシステムには半導体記憶装置２００が複数設けられている。
【０００９】
メモリコントローラ１００は、ホストからの書き込みリクエストに従って、半導体記憶装置２００へのデータの書き込みを制御する。また、メモリコントローラ１００は、ホストからの読み出しリクエストに従って、半導体記憶装置２００からのデータの読み出しを制御する。メモリコントローラ１００と半導体記憶装置２００との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、データの信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。
【００１０】
チップイネーブル信号／ＣＥは、半導体記憶装置２００をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置２００がレディ状態であるか、あるいはビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２００に取り込むための信号である。ライトイネーブル信号／ＷＥは、メモリコントローラ１００によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１００は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むように、半導体記憶装置２００に指示する。
（【００１１】以降は省略されています）

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