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公開番号2025141597
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024041609
出願日2024-03-15
発明の名称半導体装置及びメモリシステム
出願人キオクシア株式会社
代理人弁理士法人志賀国際特許事務所
主分類H03K 19/0175 20060101AFI20250919BHJP(基本電子回路)
要約【課題】小振幅の通信方式であっても、反射の影響による信号品質の劣化を抑えることができる半導体装置を提供する。
【解決手段】本実施形態の半導体装置は、第1レベルの信号が第1基準電位に対して電圧の余裕が少ない通信方式によってデータを伝送する半導体装置であって、出力バッファと、制御回路とを備える。出力バッファは、第1のトランジスタ群及び第2のトランジスタ群のオン/オフにより、データの送信を行う。制御回路は、出力バッファから出力されたデータが第2レベルから第1レベルに遷移する際に、第1基準電位よりも低い第2基準電位によるプルダウンを行う。
【選択図】図5
特許請求の範囲【請求項１】
第１レベルの信号が第１基準電位に対して電圧の余裕が少ない通信方式によってデータを伝送する半導体装置であって、
第１のトランジスタ群及び第２のトランジスタ群のオン／オフにより、データの送信を行う出力バッファと、
前記出力バッファから出力されたデータが第２レベルから前記第１レベルに遷移する際に、前記第１基準電位よりも低い第２基準電位によるプルダウンを行う制御回路と、
を備える半導体装置。
続きを表示（約 990 文字）【請求項２】
前記制御回路は、入力信号から前記第２基準電位を発生するタイミングである遅延期間を生成するための出力信号を出力する遅延調整回路と、一端が前記出力信号が供給される第１のノードに接続され、他端が第２のノードに接続されたキャパシタと、ソースが前記第１基準電位に接続され、ドレインが前記第２のノードに接続されたトランジスタとを備える請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、更に、前記キャパシタに並列に接続された複数のスイッチと、前記複数のスイッチのそれぞれのオン／オフを制御する制御信号を出力する複数の演算回路とを備える請求項２に記載の半導体装置。
【請求項４】
前記遅延調整回路は、前記入力信号を反転するインバータ回路と、前記入力信号を所定期間遅延させる可変遅延回路と、前記インバータ回路の出力と前記可変遅延回路の出力との否定論理積を演算するＮＡＮＤ回路とを備える請求項２に記載の半導体装置。
【請求項５】
前記可変遅延回路は、クロックの１周期を計測して、前記遅延期間を制御する請求項４に記載の半導体装置。
【請求項６】
前記制御回路は、前記第２レベルの信号が２回以上連続で続いた場合、次の前記第１レベルに遷移するタイミングで前記第２基準電位によるプルダウンを行う請求項１に記載の半導体装置。
【請求項７】
前記第１レベルはローレベルであり、前記第２レベルはハイレベルであり、前記第１基準電位はグランドであり、前記第２基準電位は負電位である請求項１に記載の半導体装置。
【請求項８】
メモリチップと、
前記メモリチップへのデータの送受信を行うメモリコントローラと、
前記メモリチップと前記メモリコントローラとの間で、第１レベルの信号が第１基準電位に対して電圧の余裕が少ない通信方式によってデータを伝送するものであって、第１のトランジスタ群及び第２のトランジスタ群のオン／オフにより、データの送信を行う出力バッファと、前記出力バッファから出力されたデータが第２レベルから前記第１レベルに遷移する際に、前記第１基準電位よりも低い第２基準電位でプルダウンを行う制御回路と、を備えるインターフェース回路と、
を有するメモリシステム。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置及びメモリシステムに関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
従来、高速インターフェースに採用される出力バッファには、温度変化や電圧変化によるインピーダンス変動を抑制するためのキャリブレーション回路が採用されることがある。キャリブレーション回路は、複数の抵抗素子を用い、出力バッファに接続する抵抗素子を切り替えることでインピーダンスの調整を行う。
【０００３】
通信の伝送路の接続形態が１対１の場合は、信号品質は比較的良いが、１対２のような分岐の場合は、分岐端からの反射により信号品質が劣化するという問題があった。信号品質の劣化は、特に小振幅の通信方式で顕著である。
【先行技術文献】
【特許文献】
【０００４】
米国特許第５１９４７６５号明細書
米国特許第１０６３７４７１号明細書
米国特許第９３７４００４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、小振幅の通信方式であっても、反射の影響による信号品質の劣化を抑えることができる半導体装置及びメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置は、第１レベルの信号が第１基準電位に対して電圧の余裕が少ない通信方式によってデータを伝送する半導体装置であって、出力バッファと、制御回路とを備える。出力バッファは、第１のトランジスタ群及び第２のトランジスタ群のオン／オフにより、データの送信を行う。制御回路は、出力バッファから出力されたデータが第２レベルから第１レベルに遷移する際に、第１基準電位よりも低い第２基準電位によるプルダウンを行う。信号がハイレベル（第２レベル）からローレベル（ローレベル）に遷移すると、分岐端からの反射でロー信号が判定点付近で瞬間的にハイレベルに上がり、信号の品質が悪化する。これを改善するために、分岐端からの反射のタイミングにあわせて、負電位（第２基準電位）によるプルダウンを行う。これによりローレベルの信号の品質を改善する。
【図面の簡単な説明】
【０００７】
第１の実施形態に係る半導体装置を含むメモリシステムの構成を示すブロック図である。
大振幅の通信方式の波形の一例を示す図である。
小振幅の通信方式の波形の一例を示す図である。
比較例の出力バッファの構成の一例を示す図である。
比較例の出力バッファに、プルダウンとプルアップの反射を抑制する回路を追加した構成の一例を示す図である。
本実施形態の負電位プルダウン回路の構成の一例を示す回路図である。
本実施形態の負電位プルダウン回路の動作の一例を示すタイミングチャートである。
遅延調整回路の構成の一例を示す回路図である。
遅延調整回路の動作の一例示すタイミングチャートである。
可変遅延回路の構成の一例を示す回路図である。
比較例と実施形態のＥＹＥパターンの一例を示す図である。
変形例の動作を示すタイミングチャートである。
第２の実施形態に係る半導体装置を含むメモリシステムの構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明の実施形態について詳細に説明する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を含むメモリシステムの構成を示すブロック図である。
【０００９】
本実施形態は、ＮＡＮＤフラッシュメモリチップなどの不揮発性メモリチップとメモリコントローラとの間のインターフェース回路に適用する例を説明するが、各種インターフェース回路に適用可能である。
【００１０】
メモリシステム１は、メモリコントローラ２と、不揮発性メモリ３とを備える。メモリコントローラ２は、半導体チップにより構成される。メモリコントローラ２は、ホストからのデータの書き込みや読み出しの要求に基づき、不揮発性メモリ３へのデータの送受信を行う。
（【００１１】以降は省略されています）

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