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公開番号2025141693
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024041746
出願日2024-03-15
発明の名称半導体装置および半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人高橋・林アンドパートナーズ
主分類H10B 43/40 20230101AFI20250919BHJP()
要約【課題】隣接するトランジスタ間のリーク電流を抑制しつつ良好なジャンクション耐圧を有する半導体装置を提供すること。
【解決手段】半導体装置は、第1領域、第2領域、および前記第1領域と前記第2領域との間で前記第1領域と前記第2領域とに隣接する第3領域とを有する第1基板と、前記第1領域に設けられた第1トランジスタと、前記第2領域に設けられた第2トランジスタと、前記第3領域において、前記第1基板に設けられた第1トレンチと、前記第1トランジスタの上方、前記第2トランジスタの上方、及び前記第1トレンチの上方に設けられ、前記第1領域から前記第2領域まで連続している第1導電層と、前記第1トレンチと隣接する前記第1基板に設けられ、炭素が含まれる第1不純物領域と、を備える。
【選択図】図8
特許請求の範囲【請求項１】
第１領域、第２領域、および前記第１領域と前記第２領域との間で前記第１領域と前記第２領域とに隣接する第３領域とを有する第１基板と、
前記第１領域に設けられた第１トランジスタと、
前記第２領域に設けられた第２トランジスタと、
前記第３領域において、前記第１基板に設けられた第１トレンチと、
前記第１トランジスタの上方、前記第２トランジスタの上方、及び前記第１トレンチの上方に設けられ、前記第１領域から前記第２領域まで連続している第１導電層と、
前記第１トレンチと隣接する前記第１基板に設けられ、炭素が含まれる第１不純物領域と、を備える半導体装置。
続きを表示（約 1,700 文字）【請求項２】
前記第１不純物領域にはボロンが含まれる、請求項１に記載の半導体装置。
【請求項３】
前記第１基板は、前記第１トランジスタ及び前記第２トランジスタが設けられた第１面と、前記第１面の反対側の第２面とを備え、
前記第１トレンチから前記第２面に向かう方向における炭素及びボロンの濃度プロファイルにおいて、炭素及びボロンの濃度が徐々に減少する部分が存在する、請求項２に記載の半導体装置。
【請求項４】
前記第１トレンチは、側壁部及び底部を含み、
炭素は前記側壁部に沿って存在し、
前記底部においてボロンが存在する領域の厚さは、前記側壁部においてボロンが存在する領域の厚さより大きい、請求項２に記載の半導体装置。
【請求項５】
前記第１トレンチは、側壁部及び底部を含み、
炭素は前記底部に沿って存在し、
前記側壁部においてボロンが存在する領域の厚さは、前記底部においてボロンが存在する領域の厚さより大きい、請求項２に記載の半導体装置。
【請求項６】
第４領域に設けられた第３トランジスタと、
第５領域に設けられた第４トランジスタと、
第６領域において、前記第１基板に設けられた第２トレンチと、
前記第３トランジスタの上方、前記第４トランジスタの上方、及び前記第２トレンチの上方に設けられ、前記第４領域から前記第５領域まで連続している第２導電層と、
前記第２トレンチと隣接する前記第１基板に設けられた第２不純物領域と、をさらに備え、
前記第１基板は、前記第４領域、前記第５領域、および前記第４領域と前記第５領域との間で前記第４領域と前記第５領域とに隣接する前記第６領域とを有し、
前記第２不純物領域に含まれる炭素の濃度は１Ｅ１３／ｃｍ
３
以下である、請求項１に記載の半導体装置。
【請求項７】
第１領域、第２領域、および前記第１領域と前記第２領域との間で前記第１領域と前記第２領域とに隣接する第３領域とを有する第１基板と、
前記第１領域に設けられた第１トランジスタと、
前記第２領域に設けられた第２トランジスタと、
前記第３領域において、前記第１基板に設けられた第１トレンチと、
前記第１トランジスタの上方、前記第２トランジスタの上方、及び前記第１トレンチの上方に設けられ、前記第１領域から前記第２領域まで連続している第１導電層と、
前記第１トレンチと隣接する前記第１基板に設けられ、炭素が含まれる第１不純物領域と、
メモリセルアレイと、
前記第１基板に設けられ、前記メモリセルアレイを駆動する第１周辺回路と、を備え、
前記第１トランジスタ及び前記第２トランジスタは、前記第１周辺回路に含まれ、
前記第１トランジスタは、前記メモリセルアレイに設けられた第１ワード線に接続され、
前記第２トランジスタは、前記メモリセルアレイに設けられ、前記第１ワード線に隣接する第２ワード線に接続された、半導体記憶装置。
【請求項８】
前記メモリセルアレイに接続された第２周辺回路が設けられた第２基板をさらに備え、
前記第２基板は、第４領域、第５領域、および前記第４領域と前記第５領域との間で前記第４領域と前記第５領域とに隣接する第６領域とを有し、
前記第２周辺回路は、
前記第４領域に設けられた第３トランジスタと、
前記第５領域に設けられた第４トランジスタと、
前記第６領域において、前記第２基板に設けられた第２トレンチと、
前記第３トランジスタの上方、前記第４トランジスタの上方、及び前記第２トレンチの上方に設けられ、前記第４領域から前記第５領域まで連続している第２導電層と、
前記第２トレンチと隣接する前記第２基板に設けられた第２不純物領域と、を備える、請求項７に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本開示の実施形態は半導体装置および半導体記憶装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
半導体基板上に複数のトランジスタが設けられた半導体装置が知られている。例えば、メモリシステム等では、デバイスの小型化に伴い、メモリシステムに用いられる半導体装置の配置面積の縮小化及び高密度化が求められている。しかし、半導体装置の製造プロセスにおける制限により、当該縮小化及び高密度化には限界がある。特に隣接するトランジスタの間隔が短くなると、トランジスタ間のリーク電流が大きくなる場合がある。そのリーク電流の対策として、トランジスタ間の半導体基板にトランジスタの閾値をシフトさせる不純物を導入する技術が用いられている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２００３／０１２９８０２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一実施形態は、隣接するトランジスタ間のリーク電流を抑制しつつ良好なジャンクション耐圧を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一実施形態に係る半導体装置は、第１領域、第２領域、および前記第１領域と前記第２領域との間で前記第１領域と前記第２領域とに隣接する第３領域とを有する第１基板と、前記第１領域に設けられた第１トランジスタと、前記第２領域に設けられた第２トランジスタと、前記第３領域において、前記第１基板に設けられた第１トレンチと、前記第１トランジスタの上方、前記第２トランジスタの上方、及び前記第１トレンチの上方に設けられ、前記第１領域から前記第２領域まで連続している第１導電層と、前記第１トレンチと隣接する前記第１基板に設けられ、炭素が含まれる第１不純物領域と、を備える。
【図面の簡単な説明】
【０００６】
一実施形態に係る半導体装置の構成を説明するためのブロック図である。
一実施形態に係る半導体装置のメモリセルアレイの構成を示す等価回路を説明するための図である。
一実施形態に係る半導体装置のセンスアンプモジュールの回路構成を説明するための図である。
一実施形態に係る半導体装置のロウデコーダの回路構成を説明するための図である。
一実施形態に係る半導体装置の概要を示す断面図である。
一実施形態に係る半導体装置の平面図及び断面図である。
一実施形態に係る半導体装置のＰＮ接合領域を示す断面図である。
一実施形態に係る半導体装置の断面図である。
一実施形態に係る半導体装置の不純物領域に注入された不純物の濃度プロファイルである。
一実施形態に係る半導体装置の不純物領域に注入された不純物の濃度プロファイルである。
一実施形態の変形例に係る半導体装置の断面図である。
一実施形態の変形例に係る半導体装置の断面図である。
一実施形態及びその変形例に係る半導体装置の製造方法を説明する断面図である。
一実施形態及びその変形例に係る半導体装置の製造方法を説明する断面図である。
一実施形態及びその変形例に係る半導体装置の製造方法を説明する断面図である。
一実施形態及びその変形例に係る半導体装置の製造方法を説明する断面図である。
一実施形態及びその変形例に係る半導体装置の製造方法を説明する断面図である。
一実施形態及びその変形例に係る半導体装置の製造方法を説明する断面図である。
一実施形態に係る半導体装置の断面図である。
一実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【０００７】
以下、本実施形態にかかる半導体装置を図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに限定しない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
【０００８】
［１．第１実施形態］
図１～図１０を用いて、第１実施形態に係る半導体装置について説明する。
【０００９】
［１－１．半導体装置の全体構成］
図１は、実施形態にかかる半導体装置１０のブロック図である。図１に示すように、半導体装置１０は、入出力回路３１０、ロジック制御回路３２０、ステータスレジスタ３３０、アドレスレジスタ３４０、コマンドレジスタ３５０、シーケンサ３６０、レディ／ビジー回路３７０、電圧発生回路３８０、メモリセルアレイ５１０、ロウデコーダ５２０、センスアンプモジュール５３０、データレジスタ５４０、及びカラムデコーダ５５０を備える。
【００１０】
入出力回路３１０は、半導体装置１０を制御するメモリコントローラ等の外部装置（図示せず）に対する信号ＤＱの入出力を制御する。信号ＤＱは、例えばＤＱ０～ＤＱ７の８ビットの信号である。入出力回路３１０は、入力回路及び出力回路（図示せず）を備える。
（【００１１】以降は省略されています）

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