特許ウォッチ

公開番号2025159185
公報種別公開特許公報(A)
公開日2025-10-17
出願番号2025136925,2024098057
出願日2025-08-20,2021-03-11
発明の名称電界効果トランジスタ
出願人株式会社デンソー
代理人弁理士法人快友国際特許事務所
主分類H10D 30/66 20250101AFI20251009BHJP()
要約【課題】複数のp型ディープ層を有する電界効果トランジスタにおいて、低いオン抵抗を実現する。
【解決手段】電界効果トランジスタ(10)であって、複数のp型ディープ層(36)と、複数のn型ディープ層(37)を有する。前記各p型ディープ層が、前記ボディ層から下側に突出しており、上側から前記半導体基板を見たときに前記トレンチに対して交差する第1方向に沿って伸びており、上側から前記半導体基板を見たときに前記第1方向に対して直交する第2方向に間隔部を開けて配置されている。前記各n型ディープ層が、対応する前記間隔部内に配置されている。ドリフト層が、前記各n型ディープ層よりも低いn型不純物濃度を有する。前記半導体基板の前記厚み方向における前記n型ディープ層の寸法が、前記第2方向における前記n型ディープ層の寸法よりも大きい。
【選択図】図1
特許請求の範囲【請求項１】
電界効果トランジスタ（１０）であって、
上面にトレンチ（１４）が設けられた半導体基板（１２）と、
前記トレンチの内面を覆うゲート絶縁膜（１６）と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（１８）、
を有し、
前記半導体基板が、
前記トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース層（３０）と、
前記ソース層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接するｐ型のボディ層（３４）と、
複数のｐ型ディープ層（３６）と、
複数のｎ型ディープ層（３７）と、
ドリフト層（３８）、
を有し、
前記各ｐ型ディープ層が、前記ボディ層から下側に突出しており、前記ボディ層から前記トレンチの底面よりも下側まで伸びており、上側から前記半導体基板を見たときに前記トレンチに対して交差する第１方向に沿って伸びており、上側から前記半導体基板を見たときに前記第１方向に対して直交する第２方向に間隔部を開けて配置されており、前記ボディ層の下側に位置する前記トレンチの前記側面及び前記トレンチの前記底面で前記ゲート絶縁膜に接しており、
前記各ｎ型ディープ層が、対応する前記間隔部内に配置されており、前記ボディ層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接しており、
前記ドリフト層が、前記各ｎ型ディープ層よりも低いｎ型不純物濃度を有するｎ型であり、前記複数のｎ型ディープ層の下面に接しており、
前記各ｐ型ディープ層が、前記第２方向における寸法よりも前記半導体基板の厚み方向における寸法が大きい形状を有しており、
前記各ｎ型ディープ層が、前記第２方向における寸法よりも前記半導体基板の前記厚み方向における寸法が大きい形状を有している、
電界効果トランジスタ。
続きを表示（約 370 文字）【請求項２】
前記複数のｎ型ディープ層が、前記ボディ層の前記下面から前記複数のｐ型ディープ層の前記下面の深さまで伸びている、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記複数のｎ型ディープ層が、前記ボディ層の前記下面から前記複数のｐ型ディープ層の前記下面よりも下側まで伸びている、請求項２に記載の電界効果トランジスタ。
【請求項４】
前記複数のｎ型ディープ層が、前記複数のｐ型ディープ層の前記下面の下側の領域を介して互いに繋がっている、請求項３に記載の電界効果トランジスタ。
【請求項５】
前記半導体基板の前記厚み方向における前記ｎ型ディープ層の寸法が、前記半導体基板の厚み方向における前記ｐ型ディープ層の寸法の１．０７倍以下である、請求項３または４に記載の電界効果トランジスタ。

発明の詳細な説明【技術分野】
【０００１】
本明細書に開示の技術は、電界効果トランジスタに関する。
続きを表示（約 3,600 文字）【０００２】
特許文献１には、トレンチゲート型の電界効果トランジスタが開示されている。この電界効果トランジスタは、ボディ層から下側に突出する複数のｐ型ディープ層を有している。各ｐ型ディープ層は、上側から半導体基板を見たときにトレンチに対して交差するように伸びている。複数のｐ型ディープ層は、その幅方向に間隔部を開けて配置されている。各ｐ型ディープ層は、ボディ層からトレンチの底面よりも下側まで伸びている。特許文献１に開示の電界効果トランジスタの一例では、各ｐ型ディープ層は、ボディ層の下側に位置するトレンチの側面及びトレンチの底面でゲート絶縁膜に接している。また、電界効果トランジスタは、ボディ層及び各ｐ型ディープ層に接するｎ型のドリフト層を有している。この電界効果トランジスタがオフすると、ボディ層からドリフト層内に空乏層が広がる。ドリフト層内に広がる空乏層によって、ソース－ドレイン間の電圧が保持される。また、この電界効果トランジスタがオフすると、各ディープｐ層からもドリフト層内に空乏層が広がる。各ディープｐ層がトレンチの底面でゲート絶縁膜に接しているので、各ディープｐ層から広がる空乏層によってトレンチの底面の周辺のドリフト層が空乏化される。このように、各ディープｐ層からトレンチの底面の周辺に広がる空乏層によって、トレンチの底面の周辺のゲート絶縁膜及びドリフト層で電界集中が生じることが抑制される。したがって、この電界効果トランジスタは、高い耐圧を有する。
【先行技術文献】
【特許文献】
【０００３】
特開２００９－１９４０６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の電界効果トランジスタがオンすると、ボディ層にチャネルが形成される。すると、ソース層から、チャネルへ電子が流れる。ボディ層の下側に複数のｐ型ディープ層が存在するので、チャネルを通過した電子は、ｐ型ディープ層の間の間隔部内に配置されているドリフト層に流入する。間隔部を通過した電子は、間隔部の下側のドリフト層へ流れる。このように、電子が、ソース層から、チャネルと間隔部内のドリフト層を介して間隔部の下側のドリフト層へ流れる。間隔部内のドリフト層は、ｐ型ディープ層によって挟まれている。電界効果トランジスタのオン状態において、各ｐ型ディープ層から間隔部内のドリフト層へ空乏層が広がっている。このように広がる空乏層によって、間隔部内のドリフト層内の電子が流れる経路が狭められる。その結果、間隔部の抵抗が高くなる。このため、特許文献１の電界効果トランジスタは、オン抵抗が高い。本明細書では、複数のｐ型ディープ層を有する電界効果トランジスタにおいて、低いオン抵抗を実現する技術を提案する。
【課題を解決するための手段】
【０００５】
本明細書が開示する電界効果トランジスタは上面にトレンチが設けられた半導体基板と、前記トレンチの内面を覆うゲート絶縁膜と、前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、を有する。前記半導体基板が、前記トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース層と、前記ソース層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接するｐ型のボディ層と、複数のｐ型ディープ層と、複数のｎ型ディープ層と、ドリフト層（３８）を有する。前記各ｐ型ディープ層が、前記ボディ層から下側に突出しており、前記ボディ層から前記トレンチの底面よりも下側まで伸びており、上側から前記半導体基板を見たときに前記トレンチに対して交差する第１方向に沿って伸びており、上側から前記半導体基板を見たときに前記第１方向に対して直交する第２方向に間隔部を開けて配置されており、前記ボディ層の下側に位置する前記トレンチの前記側面及び前記トレンチの前記底面で前記ゲート絶縁膜に接している。前記各ｎ型ディープ層が、対応する前記間隔部内に配置されており、前記ボディ層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接している。前記ドリフト層が、前記各ｎ型ディープ層よりも低いｎ型不純物濃度を有するｎ型であり、前記複数のｎ型ディープ層の下面に接している。前記各ｐ型ディープ層が、前記第２方向における寸法よりも前記半導体基板の厚み方向における寸法が大きい形状を有している。前記各ｎ型ディープ層が、前記第２方向における寸法よりも前記半導体基板の前記厚み方向における寸法が大きい形状を有している。
【０００６】
なお、ｐ型ディープ層の「前記第２方向における寸法」は、ｐ型ディープ層の第２方向における両側面の間の距離を意味する。また、ｐ型ディープ層の「前記半導体基板の厚み方向における寸法」は、ボディ層の下面（すなわち、ｐ型ディープ層の上面）からｐ型ディープ層の下面までの半導体基板の厚み方向における距離を意味する。また、ｎ型ディープ層の「前記第２方向における寸法」は、ｎ型ディープ層の第２方向における両側面の間の距離を意味する。また、ｎ型ディープ層の「前記半導体基板の厚み方向における寸法」は、ボディ層の下面（すなわち、ｎ型ディープ層の上面）からｎ型ディープ層の下面までの半導体基板の厚み方向における距離を意味する。
【０００７】
この電界効果トランジスタは、複数のｐ型ディープ層を有しているので、電界効果トランジスタがオフするときにトレンチの底面の周辺の電界集中を抑制できる。したがって、この電界効果トランジスタは、高い耐圧を有する。また、この電界効果トランジスタでは、複数のｐ型ディープ層の間の間隔部に、ドリフト層よりもｎ型不純物濃度が高いｎ型ディープ層が設けられている。また、半導体基板の厚み方向におけるｎ型ディープ層の寸法が、第２方向におけるｎ型ディープ層の寸法よりも大きい。すなわち、ｎ型ディープ層は、縦方向（すなわち、半導体基板の厚み方向）に長い形状を有している。したがって、間隔部のうちの広い範囲がｎ型ディープ層によって構成されている。この電界効果トランジスタがオンすると、ソース層からチャネルとｎ型ディープ層を介してドリフト層へ電子が流れる。ｎ型ディープ層が間隔部内に配置されているので、ｎ型ディープ層にはその両側のｐ型ディープ層から空乏層が広がっている。しかしながら、ｎ型ディープ層のｎ型不純物濃度が高いので、ｐ型ディープ層からｎ型ディープ層に広がる空乏層の幅は狭い。したがって、ｎ型ディープ層内に電子の流通経路が広く確保される。このため、間隔部の抵抗を従来よりも低くすることができる。したがって、この電界効果トランジスタの構成によれば、低いオン抵抗を実現することができる。
【図面の簡単な説明】
【０００８】
ＭＯＳＦＥＴ１０の断面斜視図。（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。
ソース電極２２と層間絶縁膜２０を省略したＭＯＳＦＥＴ１０の断面斜視図。
半導体基板１２を上から見たときのトレンチ１４とｐ型ディープ層３６の配置を示す平面図。
ｐ型ディープ層３６とｎ型ディープ層３７の拡大断面図。
ＭＯＳＦＥＴ１０の断面斜視図（ｐ型ディープ層３６を含むｘｚ断面を示す図）。
ＭＯＳＦＥＴ１０の製造方法の説明図。
ＭＯＳＦＥＴ１０の製造方法の説明図。
ＭＯＳＦＥＴ１０の製造方法の説明図。
ＭＯＳＦＥＴ１０がオンしているときのｎ型ディープ層３７内の空乏層の分布を示す図。
規格値Ｄｎ／ＤｐとＭＯＳＦＥＴ１０の特性の関係を示すグラフ。
第１変形例のＭＯＳＦＥＴのｐ型ディープ層３６とｎ型ディープ層３７の拡大断面図。
第２変形例のＭＯＳＦＥＴのｐ型ディープ層３６とｎ型ディープ層３７の拡大断面図。
第３変形例のＭＯＳＦＥＴのｐ型ディープ層３６とｎ型ディープ層３７の拡大断面図。
【発明を実施するための形態】
【０００９】
本明細書が開示する一例の電界効果トランジスタでは、前記複数のｎ型ディープ層が、前記ボディ層の前記下面から前記複数のｐ型ディープ層の前記下面の深さまで伸びていてもよい。この場合、前記複数のｎ型ディープ層が、前記ボディ層の前記下面から前記複数のｐ型ディープ層の前記下面よりも下側まで伸びていてもよい。
【００１０】
これらの構成によれば、間隔部の全体をｎ型不純物濃度が高いｎ型ディープ層で構成することができる。したがって、電界効果トランジスタのオン抵抗をより低減することができる。
（【００１１】以降は省略されています）

関連特許