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公開番号2025039792
公報種別公開特許公報(A)
公開日2025-03-21
出願番号2025004240,2023539177
出願日2025-01-10,2021-04-07
発明の名称高性能入力バッファおよびそれを有するメモリデバイス
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類G11C 7/10 20060101AFI20250313BHJP(情報記憶)
要約【課題】高性能入力バッファおよびそれを有するメモリデバイスを提供する。
【解決手段】メモリデバイスを動作させるための方法は、コマンド信号、アドレス信号、およびデータ信号を含む入力を受信するステップと、コマンド信号またはアドレス信号を低速バッファに送信するステップと、データ信号を高速バッファに送信するステップとを含む。
【選択図】図15
特許請求の範囲【請求項１】
メモリデバイスであって、
入出力（Ｉ／Ｏ）インターフェースと、
前記Ｉ／Ｏインターフェースに結合された第１のバッファおよび第２のバッファと、
前記Ｉ／Ｏインターフェースに結合され、
前記Ｉ／Ｏインターフェースからのコマンド信号またはアドレス信号の受信に応答して、前記第１のバッファを有効化してコマンドサイクルまたはアドレスサイクルを実行し、
前記Ｉ／Ｏインターフェースからのデータ信号の受信に応答して、前記第２のバッファを有効化して、前記第１のバッファによって実行される前記コマンドサイクルまたは前記アドレスサイクルよりも速い速度でデータサイクルを実行する
ように構成された、入力バッファコントローラと、
を備える、メモリデバイス。
続きを表示（約 1,400 文字）【請求項２】
前記入力バッファコントローラは、
前記第１のバッファを有効化し、異なる時間に前記第２のバッファを有効化する
ようにさらに構成される、請求項１に記載のメモリデバイス。
【請求項３】
前記入力バッファコントローラは、
前記Ｉ／Ｏインターフェースからの前記コマンド信号の受信に応答して、前記第１のバッファを有効化して前記コマンドサイクルを実行し、
前記Ｉ／Ｏインターフェースからの前記アドレス信号の受信に応答して、前記第１のバッファを有効化して前記アドレスサイクルを実行する
ようにさらに構成される、請求項１に記載のメモリデバイス。
【請求項４】
前記第２のバッファは、
前記入力バッファコントローラによって有効化されるときに前記データ信号をバッファする
ように構成される、請求項１に記載のメモリデバイス。
【請求項５】
前記入力バッファコントローラは、
前記第２のバッファが無効化されるときにのみアイドルモードを有効化する
ようにさらに構成される、請求項１に記載のメモリデバイス。
【請求項６】
前記第１のバッファに結合されたコマンド／アドレスラッチ
をさらに備える、請求項１に記載のメモリデバイス。
【請求項７】
前記第２のバッファに結合されたデシリアライザ
をさらに備える、請求項１に記載のメモリデバイス。
【請求項８】
前記Ｉ／Ｏインターフェースに結合された第３のバッファをさらに備え、前記入力バッファコントローラは、
前記第１のバッファを有効化して前記コマンドサイクルを実行し、同時に前記第３のバッファを有効化して前記アドレスサイクルを実行する
ようにさらに構成される、請求項１に記載のメモリデバイス。
【請求項９】
メモリデバイスであって、
メモリセルのアレイを備えるメモリアレイと、
前記メモリアレイに結合された周辺回路であって、
入出力（Ｉ／Ｏ）インターフェースと、
前記Ｉ／Ｏインターフェースに結合された第１のバッファおよび第２のバッファと、
前記第１のバッファおよび前記第２のバッファに結合され、
前記Ｉ／Ｏインターフェースからのコマンド信号またはアドレス信号の受信に応答して、前記第１のバッファを有効化してコマンドサイクルまたはアドレスサイクルを実行し、
前記Ｉ／Ｏインターフェースからのデータ信号の受信に応答して、前記第２のバッファを有効化して、前記第１のバッファによって実行される前記コマンドサイクルまたは前記アドレスサイクルよりも速い速度でデータサイクルを実行し、データを前記メモリセルのアレイに転送する
ように構成された、入力バッファコントローラと、
を備える、周辺回路と、
を備える、メモリデバイス。
【請求項１０】
前記入力バッファコントローラは、
前記第１のバッファを有効化し、異なる時間に前記第２のバッファを有効化する
ようにさらに構成される、請求項９に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本出願は、半導体技術の分野に関し、詳細には、３次元（３Ｄ）メモリデバイス、入力バッファ構造、および入力バッファを構成する方法に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
Ｎｏｔ－ＡＮＤ（ＮＡＮＤ）メモリは、記憶されたデータを保持するうえで電力を必要としない不揮発性タイプのメモリである。家庭電化製品、クラウドコンピューティング、およびビッグデータベースの需要が増大しているので、より大きい容量およびより優れた性能のＮＡＮＤメモリが常に必要とされている。従来の２次元（２Ｄ）ＮＡＮＤメモリがその物理的限界に近づいているので、現在、３次元（３Ｄ）ＮＡＮＤメモリが重要な役割を果たしている。３ＤＮＡＮＤメモリは、単一のダイ上に複数のスタック層を使用してより高い密度、より大きい容量、より速い性能、より低い電力消費量、およびより高いコスト効率を実現する。
【０００３】
ＮＡＮＤデバイスの入出力（Ｉ／Ｏ）速度が増すにつれて、アイドルサイクル中により多くの静的電力が消費されるようになる。たとえば、Ｉ／Ｏ速度が高くなるとバスアイドル電流が大きくなることがある。ＮＡＮＤデバイスにおける電力消費量要件を満たしつつＩ／Ｏ性能を高速化する課題がある。開示されるシステムおよび方法は、上記に記載された１つまたは複数の問題および他の問題を解決することを対象とする。
【発明の概要】
【課題を解決するための手段】
【０００４】
本開示の一態様では、メモリデバイスを動作させるための方法は、コマンド信号、アドレス信号、およびデータ信号を含む入力を入出力（Ｉ／Ｏ）構成要素を介して受信するステップと、コマンド信号またはアドレス信号を低速バッファに送信するステップと、データ信号を高速バッファに送信するステップとを含む。
【０００５】
本開示の別の態様では、メモリデバイスは、コマンド信号、アドレス信号、およびデータ信号を含む入力を受信するためのＩ／Ｏ構成要素と、コマンド信号またはアドレス信号をバッファするための低速バッファと、データ信号をバッファするための高速バッファとを含む。Ｉ／Ｏ構成要素は、コマンド信号またはアドレス信号を低速バッファに送信し、データ信号を高速バッファに送信するように適応可能である。
【０００６】
本開示の別の態様では、メモリデバイスを動作させるための方法は、コマンド信号、アドレス信号、およびデータ信号を含む入力を受信するステップと、低速バッファを有効化するステップと、コマンドサイクルを実行し、低速バッファを使用してコマンド信号をバッファするか、またはアドレスサイクルを実行し、低速バッファを使用してアドレス信号をバッファするステップと、高速バッファを有効化するステップと、データ入力サイクルを実行して、高速バッファを使用して高速信号をバッファするステップとを含む。
【０００７】
本開示の一態様は、当業者によって本開示の説明、特許請求の範囲、および図面に照らして理解することができる。
【図面の簡単な説明】
【０００８】
本開示の様々な実施形態による例示的な３次元（３Ｄ）メモリデバイスの断面図である。
本開示の様々な実施形態による３Ｄメモリデバイスのブロック図である。
本開示の様々な実施形態による高速経路および低速経路のブロック図である。
本開示の様々な実施形態によるコマンドサイクルのタイミング図である。
本開示の様々な実施形態によるアドレスサイクルのタイミング図である。
本開示の様々な実施形態によるデータ入力サイクルのタイミング図である。
本開示の様々な実施形態によるバッファ構成のブロック図である。
本開示の様々な実施形態によるアドレスサイクルおよびデータ入力サイクルのタイミング図である。
本発明の様々な実施形態によるコマンド／アドレスサイクルおよびデータ入力サイクルのタイミング図である。
本発明の様々な実施形態によるコマンドサイクル、アドレスサイクル、およびデータ入力サイクルを含むタイミングである。
本発明の様々な実施形態によるコマンドサイクル、アドレスサイクル、およびデータ入力サイクルを含むタイミングである。
本発明の様々な実施形態によるコマンドサイクル、アドレスサイクル、およびデータ入力サイクルを含むタイミングである。
本発明の様々な実施形態によるコマンドサイクル、アドレスサイクル、およびデータ入力サイクルを含むタイミングである。
本発明の様々な実施形態によるコマンドサイクル、アドレスサイクル、およびデータ入力サイクルを含むタイミングである。
本開示の様々な態様による入力信号をバッファする方法を示す概略フローチャートである。
本開示の様々な態様による入力信号をバッファする方法を示す概略フローチャートである。
【発明を実施するための形態】
【０００９】
以下に、添付の図面を参照して本開示の実施形態における技術的解決手段について説明する。図面全体にわたって、同じまたは同様の部品を参照する場合には、可能な限り同じ参照番号を使用する。説明する実施形態が、本開示の実施形態のうちの一部にすぎず、すべてではないことは明らかである。様々な実施形態における特徴は交換されてもよく、ならびに／または組み合わされてもよい。本開示の実施形態に基づいて当業者によって創意工夫なしに取得される他の実施形態は、本開示の範囲内とする。
【００１０】
図１は、本開示の実施形態による例示的な３Ｄメモリデバイスの断面図を概略的に示す。３Ｄメモリデバイス１００は、個々に動作する離散メモリデバイスであってもよい。３Ｄメモリデバイス１００は、複数のメモリデバイス１００を有するメモリシステムの一部であってもよい。いくつかの実施形態では、３Ｄメモリデバイス１００は、ホストデバイス（図示せず）に結合されるかまたは埋め込まれてもよい。ホストデバイスは、数あるホストデバイスの中で特に、携帯電話、スマートフォン、スマートウォッチ、タブレットコンピュータ、ラップトップコンピュータ、パーソナルコンピュータ、データサーバ、およびワークステーションなどのコンピューティングデバイスを含んでもよい。
（【００１１】以降は省略されています）

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