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公開番号2025079969
公報種別公開特許公報(A)
公開日2025-05-23
出願番号2023192882
出願日2023-11-13
発明の名称不揮発性メモリ装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G11C 29/50 20060101AFI20250516BHJP(情報記憶)
要約【課題】出荷テストに掛かる時間を短縮することができる不揮発性メモリ装置を提供する。
【解決手段】不揮発性メモリ装置(1)は、プログラム動作を実行可能な相補型の第1メモリ素子(M1)及び第2メモリ素子(M2)を備え、前記第1メモリ素子及び前記第2メモリ素子のいずれかをテスト対象として、外部から供給される基準電流にて閾値を定め、前記テスト対象を流れる電流と前記閾値との大小関係を判定するように構成されている。
【選択図】図2
特許請求の範囲【請求項１】
プログラム動作を実行可能な相補型の第１メモリ素子及び第２メモリ素子を備え、
前記第１メモリ素子及び前記第２メモリ素子のいずれかをテスト対象として、外部から供給される基準電流にて閾値を定め、前記テスト対象を流れる電流と前記閾値との大小関係を判定するように構成されている、不揮発性メモリ装置。
続きを表示（約 1,200 文字）【請求項２】
前記プログラム動作を実行する前の前記第１メモリ素子を前記テスト対象とする第１テストと、前記プログラム動作を実行する前の前記第２メモリ素子を前記テスト対象とする第２テストと、を行うように構成されている、請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記プログラム動作を実行した後の前記第１メモリ素子及び前記第２メモリ素子のうち、前記プログラム動作の実行によって電流が流れ難くなるように特性が変化することが想定されているメモリ素子を前記テスト対象とする第３テストを行うように構成されている、請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記プログラム動作を実行した後の前記第１メモリ素子及び前記第２メモリ素子のうち、前記プログラム動作の実行によって特性が変化しないことが想定されているメモリ素子を前記テスト対象とする第４テストを行うように構成されている、請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記第３テストでの前記閾値と前記第４テストでの前記閾値とを、互いに異なる値に設定するように構成されている、請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記プログラム動作を実行する前の前記第１メモリ素子を前記テスト対象とする第１テストと、前記プログラム動作を実行する前の前記第２メモリ素子を前記テスト対象とする第２テストと、を行うように構成されており、
前記第３テストでの前記閾値と前記第１テストでの前記閾値とを、互いに異なる値に設定するように構成されており、
前記第３テストでの前記閾値と前記第２テストでの前記閾値とを、互いに異なる値に設定するように構成されている、請求項３に記載の不揮発性メモリ装置。
【請求項７】
イレース動作を実行した後の前記第１メモリ素子を前記テスト対象とする第５テストと、前記イレース動作を実行した後の前記第２メモリ素子を前記テスト対象とする第６テストと、を行うように構成されている、請求項１に記載の不揮発性メモリ装置。
【請求項８】
イレース動作を実行した後の前記第１メモリ素子を前記テスト対象とする第５テストと、前記イレース動作を実行した後の前記第２メモリ素子を前記テスト対象とする第６テストと、を行うように構成されており、
前記第３テストでの前記閾値と前記第５テストでの前記閾値とを、互いに異なる値に設定するように構成されており、
前記第３テストでの前記閾値と前記第６テストでの前記閾値とを、互いに異なる値に設定するように構成されている、請求項３に記載の不揮発性メモリ装置。
【請求項９】
前記第１メモリ素子及び前記第２メモリ素子はそれぞれＮＭＯＳトランジスタであり、
前記テスト対象である前記ＮＭＯＳトランジスタのゲート電圧を三値以上で制御可能であるように構成されている、請求項１～８のいずれか一項に記載の不揮発性メモリ装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書中に開示されている発明は、不揮発性メモリ装置に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
特許文献１で提案されている半導体不揮発記憶回路は、１ビットのデータを格納するメモリセルとして、第１トランジスタと、第１トランジスタよりもオン電流の高い第２トランジスタと、を一対としたトランジスタペアを集積化して成る。
【先行技術文献】
【特許文献】
【０００３】
特開２０１１－１０３１５８号公報
【０００４】
［概要］
特許文献１で提案されている半導体不揮発記憶回路の出荷テストにおいてメモリセルのアナログ特性を直接測定すると、出荷テストに多大な時間が掛かる。
【０００５】
本明細書中に開示されている不揮発性メモリ装置は、プログラム動作を実行可能な相補型の第１メモリ素子及び第２メモリ素子を備え、前記第１メモリ素子及び前記第２メモリ素子のいずれかをテスト対象として、外部から供給される基準電流にて閾値を定め、前記テスト対象を流れる電流と前記閾値との大小関係を判定するように構成されている。
【図面の簡単な説明】
【０００６】
図１は、不揮発性メモリ装置の全体構成例を示すブロック図である。
図２は、メモリアレイの構成例を示す回路図である。
図３は、ホットキャリアが注入される前後それぞれにおけるメモリ素子のドレイン電流のゲート・ソース間電圧依存性を示す図である。
図４は、信号ＸＲＳＴ、ラインＬｎ１の電圧Ｖ１、及びラインＬｎ２の電圧Ｖ２の波形例を示すタイミングチャートである。
【０００７】
［詳細な説明］
本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなるトランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。以下、Ｎチャネル型ＭＯＳ電界効果トランジスタをＮＭＯＳトランジスタと称し、Ｐチャネル型ＭＯＳ電界効果トランジスタをＰＭＯＳトランジスタと称す。
【０００８】
＜不揮発性メモリ装置＞
図１は、不揮発性メモリ装置の全体構成例を示すブロック図である。図１に示す不揮発性メモリ装置１は、メモリアレイ１０と、Ｘデコーダ２０と、Ｙデコーダ３０と、コントローラ４０と、を備える。
【０００９】
メモリアレイ１０は、Ｘ軸方向に敷設されたｍ本のゲート線Ｇ１～Ｇｍ（＝ワード線）と、Ｙ軸方向に敷設された２ｎ本のビット線ＢＬ１～ＢＬ２ｎと、ゲート線Ｇ１～Ｇｍ及びビット線ＢＬ１～ＢＬ２ｎに沿ってマトリクス状に配列された複数（＝ｍ×ｎ）のメモリセルＣＥＬＬと、を含む。メモリアレイ１０の構成及び動作については、後ほど詳述する。
【００１０】
Ｘデコーダ（ロウデコーダ）２０は、コントローラ５０からの指示に応じてゲート線Ｇ１～Ｇｍを駆動する。
（【００１１】以降は省略されています）

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