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公開番号2025116819
公報種別公開特許公報(A)
公開日2025-08-08
出願番号2024228275
出願日2024-12-25
発明の名称電源装置およびメモリシステム
出願人TDK株式会社
代理人弁理士法人つばさ国際特許事務所
主分類G11C 5/14 20060101AFI20250801BHJP(情報記憶)
要約【課題】消費電力を抑えることが可能な電源装置等を提供する。
【解決手段】本発明の一実施の形態に係る電源装置は、外部から入力電圧が供給される電源端子と、メモリデバイスへと供給される第1の出力電圧を生成する第1の降圧回路と、メモリデバイスへと供給される第2の出力電圧を生成する第2の降圧回路と、電源端子と第1の降圧回路との間を接続する第1の接続ラインと、電源端子と第2の降圧回路との間を接続する第2の接続ラインと、第1の接続ライン上において電源端子と第1の降圧回路との間に配置されており、電源端子から供給される入力電圧を昇圧する昇圧回路と、第1の接続ライン上において昇圧回路と第1の降圧回路との間に配置されたスイッチ素子と、第1の接続ライン上においてスイッチ素子と第1の降圧回路との間に配置された容量素子と、第2の接続ライン上において電源端子と第2の降圧回路との間に配置された第1の逆流防止ダイオードと、を備えている。
【選択図】図1
特許請求の範囲【請求項１】
メモリデバイスに供給する電圧を生成する装置であって、
外部から入力電圧が供給される電源端子と、
前記メモリデバイスへと供給される第１の出力電圧を生成する第１の降圧回路と、
前記メモリデバイスへと供給される第２の出力電圧を生成する第２の降圧回路と、
前記電源端子と前記第１の降圧回路との間を接続する第１の接続ラインと、
前記電源端子と前記第２の降圧回路との間を接続する第２の接続ラインと、
前記第１の接続ライン上において前記電源端子と前記第１の降圧回路との間に配置されており、前記電源端子から供給される前記入力電圧を昇圧する昇圧回路と、
前記第１の接続ライン上において、前記昇圧回路と前記第１の降圧回路との間に配置されたスイッチ素子と、
前記第１の接続ライン上において、前記スイッチ素子と前記第１の降圧回路との間に配置された容量素子と、
前記第２の接続ライン上において前記電源端子と前記第２の降圧回路との間に配置された、第１の逆流防止ダイオードと
を備えた電源装置。
続きを表示（約 1,600 文字）【請求項２】
前記第１の接続ラインを介した前記第１の降圧回路への供給電圧を基にして、前記第１の降圧回路から前記メモリデバイスへと前記第１の出力電圧が供給される、第１の電源供給ルートと、
前記第２の接続ラインを介した前記第２の降圧回路への供給電圧を基にして、前記第２の降圧回路から前記メモリデバイスへと前記第２の出力電圧が供給される、第２の電源供給ルートとが、
それぞれ設けられている
請求項１に記載の電源装置。
【請求項３】
前記第１の降圧回路の出力側と前記第２の降圧回路の入力側との間を接続する第３の接続ラインと、
前記第３の接続ライン上に配置された第２の逆流防止ダイオードと
を更に備え、
前記第３の接続ラインを介した前記第２の降圧回路への供給電圧を基にして、前記第２の降圧回路から前記メモリデバイスへと前記第２の出力電圧が供給される、第３の電源供給ルートが、更に設けられている
請求項２に記載の電源装置。
【請求項４】
前記入力電圧が閾値電圧以上である場合には、前記第１の電源供給ルートを用いて、前記メモリデバイスへと前記第１の出力電圧が供給されると共に、前記第２の電源供給ルートを用いて、前記メモリデバイスへと前記第２の出力電圧が供給されるように構成され、
前記入力電圧が前記閾値電圧未満である場合には、前記第１の電源供給ルートを用いて、前記メモリデバイスへと前記第１の出力電圧が供給されると共に、前記第３の電源供給ルートを用いて、前記メモリデバイスへと前記第２の出力電圧が供給されるように構成されている
請求項３に記載の電源装置。
【請求項５】
前記入力電圧が閾値電圧以上である場合には、前記第２の電源供給ルートを用いて、前記第１の逆流防止ダイオードを経由した後の電圧および前記第２の出力電圧がそれぞれ、前記メモリデバイスへと供給されるように構成され、
前記入力電圧が前記閾値電圧未満である場合には、前記第３の電源供給ルートを用いて、前記第１および第２の出力電圧がそれぞれ、前記メモリデバイスへと供給されるように構成されている
請求項３に記載の電源装置。
【請求項６】
前記入力電圧を検出する電圧検出回路を更に備え、
前記電圧検出回路は、
前記入力電圧が閾値電圧以上である場合には、前記スイッチ素子をオン状態に設定することにより、前記昇圧回路から出力される昇圧電圧が、前記第１の降圧回路および前記容量素子の各々に対して供給されるように制御し、
前記入力電圧が前記閾値電圧未満である場合には、前記スイッチ素子をオフ状態に設定することにより、前記容量素子での蓄積電力が前記第１の降圧回路へと供給されるように制御する
請求項１ないし請求項５のいずれか１項に記載の電源装置。
【請求項７】
前記第２の降圧回路から出力される前記第２の出力電圧が、前記第１の降圧回路から出力される前記第１の出力電圧と比べて、低くなっている
請求項１ないし請求項５のいずれか１項に記載の電源装置。
【請求項８】
前記第１の降圧回路から前記メモリデバイスに対して前記第１の出力電圧が供給されるタイミングと、前記第２の降圧回路から前記メモリデバイスに対して前記第２の出力電圧が供給されるタイミングとが、互いに揃うように構成されている
請求項１ないし請求項５のいずれか１項に記載の電源装置。
【請求項９】
前記メモリデバイスが、フラッシュメモリおよびメモリコントローラのうちの、少なくとも一方のデバイスである
請求項１ないし請求項５のいずれか１項に記載の電源装置。
【請求項１０】
請求項１ないし請求項５のいずれか１項に記載の電源装置と、
前記メモリデバイスと
を備えたメモリシステム。

発明の詳細な説明【技術分野】
【０００１】
本発明は、メモリデバイスに供給する電圧を生成する電源装置、および、そのような電源装置とメモリデバイスとを備えたメモリシステムに関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
フラッシュメモリ等のメモリデバイスと電源装置とを備えたメモリシステムとして、種々のものが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特許第６３８４３０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このようなメモリシステム等では、消費電力を抑えることが求められている。消費電力を抑えることが可能な、電源装置およびメモリシステムを提供することが望ましい。
【課題を解決するための手段】
【０００５】
本発明の一実施の形態に係る電源装置は、メモリデバイスに供給する電圧を生成する装置であって、外部から入力電圧が供給される電源端子と、メモリデバイスへと供給される第１の出力電圧を生成する第１の降圧回路と、メモリデバイスへと供給される第２の出力電圧を生成する第２の降圧回路と、電源端子と第１の降圧回路との間を接続する第１の接続ラインと、電源端子と第２の降圧回路との間を接続する第２の接続ラインと、第１の接続ライン上において電源端子と第１の降圧回路との間に配置されており、電源端子から供給される入力電圧を昇圧する昇圧回路と、第１の接続ライン上において昇圧回路と第１の降圧回路との間に配置されたスイッチ素子と、第１の接続ライン上においてスイッチ素子と第１の降圧回路との間に配置された容量素子と、第２の接続ライン上において電源端子と第２の降圧回路との間に配置された第１の逆流防止ダイオードと、を備えたものである。
【０００６】
本発明の一実施の形態に係るメモリシステムは、上記本発明の一実施の形態に係る電源装置と、上記メモリデバイスと、を備えたものである。
【発明の効果】
【０００７】
本発明の一実施の形態に係る電源装置およびメモリシステムによれば、消費電力を抑えることが可能となる。
【図面の簡単な説明】
【０００８】
図１は、本発明の一実施の形態に係るメモリシステムの概略構成例を表す回路図である。
図２は、比較例に係るメモリシステムの概略構成を表す回路図である。
図３は、図１に示したメモリシステムの動作例を表すタイミング図である。
図４は、図３における通常動作時の動作状態例を表す回路図である。
図５は、図３における電源遮断時の動作状態例を表す回路図である。
図６は、本発明の変形例１に係るメモリシステムの概略構成例を表す回路図である。
図７は、図６に示したメモリシステムの動作例を表すタイミング図である。
図８は、図７における通常動作時の動作状態例を表す回路図である。
図９は、図７における電源遮断時の動作状態例を表す回路図である。
図１０は、本発明の変形例２に係るメモリシステムの概略構成例を表す回路図である。
図１１は、図１０における通常動作時の動作状態例を表す回路図である。
図１２は、図１０における電源遮断時の動作状態例を表す回路図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（フラッシュメモリおよび電源装置を備えたメモリシステムへの適用例）
２．変形例
変形例１（各出力電圧が供給されるタイミングが互いに揃うようにした場合の例）
変形例２（電源装置内の回路構成の一部を変更した場合の例）
３．その他の変形例
【００１０】
＜１．実施の形態＞
［構成］
図１は、本発明の一実施の形態に係るメモリシステム（メモリシステム４）の概略構成例を、回路図で表したものである。このメモリシステム４は、後述するフラッシュメモリ２１等のメモリデバイス（フラッシュメモリデバイス）に適用されるシステム（フラッシュメモリシステム）である。メモリシステム４は、図１に示したように、電源装置１、フラッシュメモリ２１、メモリコントローラ２２およびホストＩ／Ｆ（インターフェース）３を、備えている。
（【００１１】以降は省略されています）

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