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公開番号2025126280
公報種別公開特許公報(A)
公開日2025-08-28
出願番号2025107346,2024008135
出願日2025-06-25,2019-08-23
発明の名称ゲート線スリットに支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20250821BHJP()
要約【課題】ゲート線スリットに支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法を提供する。
【解決手段】三次元(3D)メモリデバイスを形成するための構造および方法の実施形態が提供される。例では、3Dメモリデバイスは、メモリスタックであって、メモリスタックにおいて横に延びる交互の複数の導体層および複数の絶縁層を有するメモリスタックを備える。3Dメモリデバイスは、メモリスタックを通じて基板へと鉛直に延びる複数のチャネル構造も備える。3Dメモリデバイスは、メモリスタックにおいて鉛直および横に延び、複数のメモリセルを少なくとも1つのメモリブロックへと分割し、複数のスリット開口と、隣接するスリット開口同士の間の支持構造とを各々備える少なくとも1つのスリット構造をさらに備える。支持構造は、隣接するメモリブロックと接触しており、基板と接触する。
【選択図】図1A
特許請求の範囲【請求項１】
第１の方向に沿って堆積された第１のスタック構造及び第２のスタック構造を備えるスタックであって、前記第１のスタック構造が、少なくとも１つの導電層及び絶縁層を備え、前記第２のスタック構造が、交互の導電層及び絶縁層を備える、スタックと、
前記第１の方向に沿って前記第１のスタック構造及び前記第２のスタック構造を通って延びるチャネル構造と、
前記スタックにおいて前記第１の方向及び前記第１の方向に垂直な第２の方向に沿って延びる第１の構造であって、前記第１の構造のうちの１つが、前記第２の方向に沿って配置された少なくとも２つの部分を備える、第１の構造と、
前記第１の構造のうちの前記１つにおける隣接する２つの部分間にある分割構造であって、前記分割構造が、前記第１のスタック構造を通って前記第１の方向に沿って延び、前記第２のスタック構造が、前記第１の方向に沿う前記分割構造のうちの一側にある、分割構造と、
前記第１の方向及び前記第２の方向に垂直な第３の方向に沿う隣接する前記第１の構造間でかつ前記スタックの一部を通って前記第１の方向に沿って延びる切断構造と、
を備える、三次元（３Ｄ）メモリデバイス。
続きを表示（約 910 文字）【請求項２】
前記第２の方向に沿って並べられた少なくとも２つの前記分割構造をさらに備え、
少なくとも２つの前記分割構造それぞれが、前記第１の構造のうちの１つにおける隣接する２つの部分間にある、請求項１に記載の３Ｄメモリデバイス。
【請求項３】
前記第３の方向に沿って並べられた少なくとも２つの分割構造をさらに備え、
前記分割構造のうちの１つが、前記第１の構造の前記１つにおける隣接する２つの部分間にあり、
前記分割構造のうちの他の１つが、前記第２の構造の他の１つにおける隣接する２つの部分間にある、請求項１に記載の３Ｄメモリデバイス。
【請求項４】
前記第１の構造のうちの前記１つが、ソース接点と前記ソース接点を囲む絶縁スペーサとを備え、
前記絶縁スペーサの一部が、前記ソース接点と前記分割構造との間にある、請求項１に記載の３Ｄメモリデバイス。
【請求項５】
前記スタックの一側に位置する基板をさらに備え、
前記ソース接点が、前記基板に接続されている、請求項４に記載の３Ｄメモリデバイス。
【請求項６】
前記スタックの一側に位置する導電層をさらに備え、
前記チャネル構造が、前記導電層を通ってかつ前記導電層と接触して延びるエピタキシャル部分を備える、請求項１に記載の３Ｄメモリデバイス。
【請求項７】
前記第２の方向に沿って配置されたコア領域及び階段領域をさらに備え、
前記分割構造が、前記コア領域に位置する、請求項１に記載の３Ｄメモリデバイス。
【請求項８】
前記分割構造及び前記切断構造が、同じ材料を含む、請求項１に記載の３Ｄメモリデバイス。
【請求項９】
前記分割構造及び前記切断構造が、酸化ケイ素を含む、請求項１に記載の３Ｄメモリデバイス。
【請求項１０】
前記分割構造のサイズが、前記第２の方向に沿う前記第１の構造のサイズよりも小さい、請求項１に記載の３Ｄメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１９年６月１７日に出願された中国特許出願第２０１９１０５２２００７．２号への優先権の便益を主張し、その内容は参照によりその全体において本明細書に組み込まれている。
続きを表示（約 4,600 文字）【０００２】
本開示の実施形態は、ゲート線スリット（ＧＬＳ：ＧａｔｅＬｉｎｅＳｌｉｔ）に支持構造を伴う三次元（３Ｄ）メモリデバイスと、３Ｄメモリデバイスを形成するための方法とに関する。
【背景技術】
【０００３】
平面型メモリセルが、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを向上させることで、より小さい大きさへと縮小されている。しかしながら、メモリセルの形体寸法が下限に近付くにつれて、平面のプロセスおよび製作技術は困難になり、コストが掛かるようになる。結果として、平面型メモリセルについての記憶密度が上限に近付いている。
【０００４】
３Ｄメモリアーキテクチャは、平面型メモリセルにおける密度の限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイと行き来する信号を制御するための周辺デバイスとを備える。
【発明の概要】
【課題を解決するための手段】
【０００５】
３Ｄメモリデバイスの実施形態と、３Ｄメモリデバイスを形成するための方法の実施形態とが提供されている。
【０００６】
一例では、３Ｄメモリデバイスは、メモリスタックであって、メモリスタックにおいて横に延びる交互の複数の導体層および複数の絶縁層を有するメモリスタックを備える。３Ｄメモリデバイスは、メモリスタックを通じて基板へと鉛直に延びる複数のチャネル構造であって、複数のチャネル構造と複数の導体層とが互いと交差し、複数のメモリセルを形成する、複数のチャネル構造も備える。３Ｄメモリデバイスは、メモリスタックにおいて鉛直および横に延び、複数のメモリセルを少なくとも１つのメモリブロックへと分割し、複数のスリット開口と、隣接するスリット開口同士の間の支持構造とを各々備える少なくとも１つのスリット構造をさらに備える。支持構造は、隣接するブロック構造と接触しており、基板と接触する。３Ｄメモリデバイスは、複数のスリット開口の各々における絶縁スペーサと、それぞれの絶縁スペーサにおけるソース接点とを有するソース構造をさらに備える。
【０００７】
別の例では、３Ｄメモリデバイスを形成するための方法が提供されている。方法は、交互の複数の初期絶縁層および複数の初期犠牲層を備える誘電スタックを基板にわたって形成するステップと、誘電スタックにおいて鉛直および横に延び、誘電スタックを複数のブロック領域へと分割する少なくとも１つのスリット構造を形成するステップとを含む。少なくとも１つのスリット構造は、基板を露出させる複数のスリット開口と、隣接するスリット開口同士の間の初期支持構造とを各々備える。複数のブロック領域の各々は交互の複数の絶縁層および複数の犠牲層を備えてもよく、初期支持構造は交互の複数の絶縁部分および複数の犠牲部分を備えてもよい。複数の絶縁部分および複数の犠牲部分の各々は、隣接するブロック領域から、同じ高度のそれぞれの絶縁層および犠牲層と接触していてもよい。一部の実施形態では、方法は、誘電スタックを通じて鉛直に延びる複数のチャネル構造を形成するステップと、複数の犠牲層および複数の犠牲部分を、少なくとも１つのスリット構造を通じて、複数の導体層および複数の導体部分と置き換えるステップと、ソース構造を各々のスリット構造に形成するステップとを同じく含む。ソース構造は、複数のスリット開口の各々における絶縁スペーサと、それぞれの絶縁スペーサにおけるソース接点とを備えてもよい。
【０００８】
異なる例では、３Ｄメモリデバイスを形成するための方法が提供されている。方法は、交互の複数の初期絶縁層および複数の初期犠牲層の誘電スタックを基板にわたって形成するステップと、誘電スタックにおいて横方向に沿って延びる誘電構造を形成するステップであって、誘電構造は第１の初期絶縁層へと鉛直に延びる、ステップと、誘電スタックにおいて鉛直および横に延び、誘電スタックをブロック領域の対へと分割するスリット構造を形成するために、誘電構造をエッチングマスクとして使用して誘電スタックをパターン形成するステップとを含む。スリット構造は、基板を露出させる複数のスリット開口と、隣接するスリット開口同士の間の複数の初期支持構造とを備えてもよい。複数のブロック領域の各々は交互の複数の絶縁層および複数の犠牲層を備えてもよく、複数の初期支持構造は交互の複数の絶縁部分および複数の犠牲部分を備えてもよい。複数の絶縁部分および複数の犠牲部分の各々は、隣接するブロック領域から、同じ高度のそれぞれの絶縁層および犠牲層と接触していてもよい。方法は、誘電スタックを通じて鉛直に延びる複数のチャネル構造を形成するステップと、複数の犠牲層および複数の犠牲部分を、少なくとも１つのスリット構造を通じて、複数の導体層および複数の導体部分と置き換えるステップと、ソース構造を各々のスリット構造に形成するステップとを同じく含んでもよい。ソース構造は、複数のスリット開口の各々における絶縁スペーサと、それぞれの絶縁スペーサにおけるソース接点とを備えてもよい。
【０００９】
本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を製作および使用させることができるように、さらに供する。
【図面の簡単な説明】
【００１０】
本開示の一部の実施形態による、ＧＬＳにおける支持構造を伴う例示の３Ｄメモリデバイスの平面図である。
本開示の一部の実施形態による、図１Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。
本開示の一部の実施形態による、図１Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。
本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの平面図である。
本開示の一部の実施形態による、図２Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。
本開示の一部の実施形態による、図２Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。
本開示の一部の実施形態による、図２Ａに示された３ＤメモリデバイスのＪ－Ｋ方向に沿っての断面図である。
本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。
本開示の一部の実施形態による、図３Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。
本開示の一部の実施形態による、図３Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。
本開示の一部の実施形態による、図３Ａに示された３ＤメモリデバイスのＧ－Ｈ方向に沿っての断面図である。
本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。
本開示の一部の実施形態による、図４Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。
本開示の一部の実施形態による、図４Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。
本開示の一部の実施形態による、図４Ａに示された３ＤメモリデバイスのＧ－Ｈ方向に沿っての断面図である。
本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。
本開示の一部の実施形態による、図５Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。
本開示の一部の実施形態による、図５Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。
本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。
本開示の一部の実施形態による、図６Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。
本開示の一部の実施形態による、図６Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。
本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。
本開示の一部の実施形態による、図７Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。
本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。
本開示の一部の実施形態による、図８Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。
本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。
本開示の一部の実施形態による、図９Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。
本開示の一部の実施形態による、図９Ａに示された３ＤメモリデバイスのＬ－Ｍ方向に沿っての断面図である。
本開示の一部の実施形態による、図９Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。
本開示の一部の実施形態による、図９Ａに示された３ＤメモリデバイスのＥ－Ｆ方向に沿っての断面図である。
本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。
本開示の一部の実施形態による、図１０Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。
本開示の一部の実施形態による、図１０Ａに示された３ＤメモリデバイスのＬ－Ｍ方向に沿っての断面図である。
本開示の一部の実施形態による、図１０Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。
本開示の一部の実施形態による、図１０Ａに示された３ＤメモリデバイスのＥ－Ｆ方向に沿っての断面図である。
本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。
本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスの平面図である。
本開示の一部の実施形態による、例示の初期支持構造の拡大図である。
本開示の一部の実施形態による、例示の支持構造の拡大図である。
本開示の一部の実施形態による、スリット構造に支持構造を伴う３Ｄメモリデバイスを形成するための例示の製作プロセスの流れ図である。
本開示の一部の実施形態による、スリット構造に支持構造を伴う３Ｄメモリデバイスを形成するための別の例示の製作プロセスの流れ図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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