特許ウォッチ

公開番号2025115604
公報種別公開特許公報(A)
公開日2025-08-07
出願番号2024010152
出願日2024-01-26
発明の名称半導体記憶装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G11C 16/10 20060101AFI20250731BHJP(情報記憶)
要約【課題】データ書込時の省電力化を実現する。
【解決手段】半導体記憶装置1は、メモリトランジスタ10と、メモリトランジスタ10にデータを書き込むときにメモリトランジスタ10に対して書込電圧を印加する制御回路20と、メモリトランジスタ10に対して書込電圧が印加されているときにメモリトランジスタ10に流れるチャネル電流Icを抑制する電流抑制回路30と、を備える。
【選択図】図6
特許請求の範囲【請求項１】
メモリトランジスタと、
前記メモリトランジスタにデータを書き込むときに前記メモリトランジスタに対して書込電圧を印加するように構成された制御回路と、
前記メモリトランジスタに対して前記書込電圧が印加されているときに前記メモリトランジスタに流れるチャネル電流を抑制するように構成された電流抑制回路と、
を備える、半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記制御回路は、前記書込電圧として、前記メモリトランジスタのソースに第１電源電圧を印加し、前記メモリトランジスタのバックゲートに基準電圧を印加し、前記メモリトランジスタのゲートに前記第１電源電圧又は前記第１電源電圧とは異なる任意の電圧を印加し、
前記電流抑制回路は、前記メモリトランジスタのドレインに流れる前記チャネル電流を抑制する、請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリトランジスタのオン閾値電圧は、前記メモリトランジスタに前記データが書き込まれていなければ第１電圧値となり、前記メモリトランジスタに前記データが書き込まれていれば第２電圧値となり、
前記制御回路は、前記メモリトランジスタに前記データが書き込まれているか否かを読み出すときに、前記メモリトランジスタのソース及びバックゲートに前記基準電圧を印加し、前記メモリトランジスタのゲートに前記第１電圧値よりも高く前記第２電圧値よりも低いゲート電圧を印加し、前記メモリトランジスタのドレインに所定の読出電流を流す、請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリトランジスタを一つ備える単ビット型である、請求項１～３のいずれかに記載の半導体記憶装置。
【請求項５】
前記電流抑制回路は、所定の定電流を生成するように構成された電流源と、前記定電流をミラーして前記メモリトランジスタのドレインに出力するように構成されたカレントミラーと、を含む、請求項４に記載の半導体記憶装置。
【請求項６】
前記メモリトランジスタを複数備えるアレイビット型である、請求項１～３のいずれかに記載の半導体記憶装置。
【請求項７】
前記電流抑制回路は、所定の定電流を生成するように構成された電流源と、前記定電流をミラーして複数の前記メモリトランジスタそれぞれのドレインに出力するように構成されたカレントミラーと、を含む、請求項６に記載の半導体記憶装置。
【請求項８】
前記制御回路は、複数の前記メモリトランジスタのうち書込対象が接続されないソース線をオープン状態とする、請求項７に記載の半導体記憶装置。
【請求項９】
前記制御回路は、複数の前記メモリトランジスタのうち書込対象が接続されないビット線をオープン状態とする、請求項７に記載の半導体記憶装置。
【請求項１０】
前記制御回路は、複数のビット線から前記カレントミラーの出力段を形成する複数のトランジスタを介して基準電圧の印加端に至る複数の電流経路をそれぞれ導通／遮断するように構成された複数のスイッチを含む、請求項９に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体記憶装置に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
ＯＴＰＲＯＭ［one-time programmable read-only memory］又はＭＴＰＲＯＭ［multi-time PROM］などの半導体記憶装置が様々な用途で利用されている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
特開２０１１－１０３１５８号公報
【０００５】
［概要］
従来の半導体記憶装置では、データ書込時の省電力化について検討の余地があった。
【０００６】
例えば、本開示に係る半導体記憶装置は、メモリトランジスタと、前記メモリトランジスタにデータを書き込むときに前記メモリトランジスタに対して書込電圧を印加するように構成された制御回路と、前記メモリトランジスタに対して前記書込電圧が印加されているときに前記メモリトランジスタに流れるチャネル電流を抑制するように構成された電流抑制回路と、を備える。
【図面の簡単な説明】
【０００７】
図１は、第１比較例に係る半導体記憶装置の書込動作を示す図である。
図２は、第１比較例に係る半導体記憶装置の書込原理を示す図である。
図３は、データの書込有無とオン閾値電圧との関係を示す図である。
図４は、第１比較例に係る半導体記憶装置の読出動作を示す図である。
図５は、第１比較例に係る半導体記憶装置の読出原理を示す図である。
図６は、第１実施形態に係る半導体記憶装置の書込動作を示す図である。
図７は、第１実施形態に係る半導体記憶装置の書込原理を示す図である。
図８は、第１実施形態の変形例に係る半導体記憶装置の書込動作を示す図である。
図９は、第１実施形態の変形例に係る半導体記憶装置の書込原理を示す図である。
図１０は、第２比較例に係る半導体記憶装置の書込動作を示す図である。
図１１は、第２比較例に係る半導体記憶装置の読出動作を示す図である。
図１２は、第２実施形態に係る半導体記憶装置の書込動作を示す図である。
図１３は、第２実施形態に係る半導体記憶装置の読出動作を示す図である。
図１４は、第３比較例に係る半導体記憶装置を示す図である。
図１５は、第３比較例に係る半導体記憶装置の書込動作を示す図である。
図１６は、第３実施形態に係る半導体記憶装置を示す図である。
図１７は、第３実施形態に係る半導体記憶装置の書込動作を示す図である。
図１８は、第３実施形態の第１変形例に係る半導体記憶装置の書込動作を示す図である。
図１９は、第３実施形態の第２変形例に係る半導体記憶装置の書込動作を示す図である。
【０００８】
［詳細な説明］
＜半導体記憶装置（第１比較例）＞
図１は、第１比較例（＝後出の第１実施形態と対比される構成例）に係る半導体記憶装置の書込動作を示す図である。第１比較例に係る半導体記憶装置１は、メモリトランジスタ１０と、制御回路２０と、を備える。
【０００９】
メモリトランジスタ１０は、１ビットのデータ（「０」又は「１」）を格納するための記憶素子である。例えば、メモリトランジスタ１０として、ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］が用いられてもよい。
【００１０】
なお、本明細書において、ＭＯＳＦＥＴとは、ゲートの構造が「導電体又は抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び、「Ｐ型、Ｎ型、又は、真性の半導体層」の少なくとも３層からなるトランジスタをいう。つまり、ＭＯＳＦＥＴのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。
（【００１１】以降は省略されています）

関連特許