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公開番号2025114583
公報種別公開特許公報(A)
公開日2025-08-05
出願番号2025066245,2023555822
出願日2025-04-14,2021-03-22
発明の名称3次元のメモリデバイスおよびそれを形成するための方法
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類H10B 41/27 20230101AFI20250729BHJP()
要約【課題】本開示は、3次元(3D)メモリデバイスおよびその製作方法に関する。
【解決手段】3次元(3D)メモリデバイスおよびそれを形成するための方法が開示されている。特定の態様において、3Dメモリデバイスは、交互配置された導電層および誘電体層を含むスタック構造体と、スタック構造体を通って延在するチャネル構造体と、ドープされた半導体層とを含み、ドープされた半導体層は、プレートと、プレートからチャネル構造体の中へ延在するプラグとを含む。チャネル構造体は、メモリフィルムおよび半導体チャネルを含む。半導体チャネルは、ドープされた部分を含み、半導体チャネルのドープされた部分の一部は、第1の方向にスタック構造体を越えて延在している。半導体チャネルのドープされた部分は、ドープされた半導体層のプラグを囲んでいる。
【選択図】図1A
特許請求の範囲【請求項１】
交互配置された導電層および誘電体層を含むスタック構造体と、
前記スタック構造体を通って延在するチャネル構造体であって、前記チャネル構造体は、メモリフィルムおよび半導体チャネルを含み、前記半導体チャネルは、ドープされた部分を含み、前記半導体チャネルの前記ドープされた部分の一部は、第１の方向に前記スタック構造体を越えて延在している、チャネル構造体と、
ドープされた半導体層であって、前記ドープされた半導体層は、プレート、および、前記プレートから前記チャネル構造体の中へ延在するプラグを含み、前記半導体チャネルの前記ドープされた部分は、前記ドープされた半導体層の前記プラグを囲んでいる、ドープされた半導体層と、
を含む、３次元（３Ｄ）メモリデバイス。
続きを表示（約 940 文字）【請求項２】
前記半導体チャネルの前記ドープされた部分のドーピング濃度、および、前記ドープされた半導体層のドーピング濃度は、それぞれ、１０
１９
ｃｍ
－３
から１０
２１
ｃｍ
－３
の間にある、請求項１に記載の３Ｄメモリデバイス。
【請求項３】
前記半導体チャネルの前記ドープされた部分および前記ドープされた半導体層は、Ｎ型のドープされたポリシリコンをそれぞれ含む、請求項１または２に記載の３Ｄメモリデバイス。
【請求項４】
前記半導体チャネルの前記ドープされた部分、および、前記ドープされた半導体層の前記プラグは、前記第１の方向とは反対の第２の方向に、前記導電層のうちの１つを越えてそれぞれ延在している、請求項１から３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項５】
前記導電層のうちの前記１つは、ソース選択ゲートラインを含む、請求項４に記載の３Ｄメモリデバイス。
【請求項６】
前記スタック構造体と前記ドープされた半導体層の前記プレートとの間に充填層をさらに含む、請求項１から５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項７】
前記充填層は、ポリシリコン、高誘電率（高ｋ）誘電体、または金属を含む、請求項６に記載の３Ｄメモリデバイス。
【請求項８】
前記ドープされた半導体層と接触しているソース接触部をさらに含む、請求項１から７のいずれか一項に記載の３Ｄメモリデバイス。
【請求項９】
前記メモリフィルムは、前記第１の方向に前記スタック構造体を越えて延在しており、前記ドープされた半導体層の前記プレートと接触している、請求項１から８のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１０】
前記ドープされた半導体層の前記プラグは、消去動作を実施するときにゲート誘導ドレインリーケージ（ＧＩＤＬ）支援型のボディバイアスを発生させるように構成されている、請求項１から９のいずれか一項に記載の３Ｄメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、３次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
続きを表示（約 3,300 文字）【背景技術】
【０００２】
平面的なメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さなサイズにスケーリングされる。しかし、メモリセルのフィーチャサイズが下限に接近するとき、平面的なプロセスおよび製作技法は、困難になり、コストがかかるようになる。結果として、平面的なメモリセルのためのメモリ密度は、上限に接近する。
【０００３】
３Ｄメモリアーキテクチャは、平面的なメモリセルにおける密度制限に対処することが可能である。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへのおよびメモリアレイからの信号を制御するための周辺デバイスとを含む。
【発明の概要】
【課題を解決するための手段】
【０００４】
１つの態様では、３Ｄメモリデバイスは、交互配置された導電層および誘電体層を含むスタック構造体と、スタック構造体を通って延在するチャネル構造体と、ドープされた半導体層とを含み、ドープされた半導体層は、プレートと、プレートからチャネル構造体の中へ延在するプラグとを含む。チャネル構造体は、メモリフィルムおよび半導体チャネルを含む。半導体チャネルは、ドープされた部分を含み、半導体チャネルのドープされた部分の一部は、第１の方向にスタック構造体を越えて延在している。半導体チャネルのドープされた部分は、ドープされた半導体層のプラグを囲んでいる。
【０００５】
別の態様において、３Ｄメモリデバイスは、交互配置された導電層および誘電体層を含むスタック構造体と、ドープされた半導体層と、スタック構造体を通って延在するチャネル構造体とを含む。チャネル構造体は、メモリフィルムおよび半導体チャネルを含む。チャネル構造体は、メモリフィルムおよび半導体チャネルを含む。半導体チャネルは、ドープされた部分を含む。チャネル構造体は、第１の方向にスタック構造体を越えて延在しており、ドープされた半導体層と接触している。半導体チャネルは、第１の方向とは反対の第２の方向に導電層のうちの１つを越えて延在するドープされた部分を含む。
【０００６】
さらに別の態様において、３Ｄメモリデバイスを形成するための方法が提供される。充填層が、基板の上方に形成される。スタック構造体が、充填層の上方に形成される。スタック構造体および充填層を通って延在するチャネル構造体が形成される。チャネル構造体は、メモリフィルムおよび半導体チャネルを含む。基板および充填層を越えて延在するチャネル構造体の一部が、半導体チャネルの一部を露出させるために、順次に除去される。ドープされた半導体層が、半導体チャネルの露出された一部と接触して形成される。ドープされた半導体層、および、ドープされた半導体層と接触している半導体チャネルの一部が、局所的に活性化させられる。
【０００７】
さらなる別の態様において、システムは、データを記憶するように構成されている３Ｄメモリデバイスと、メモリコントローラとを含み、メモリコントローラは、３Ｄメモリデバイスに連結されており、３Ｄメモリデバイスを制御するように構成されている。３Ｄメモリデバイスは、交互配置された導電層および誘電体層を含むスタック構造体と、スタック構造体を通って延在するチャネル構造体と、ドープされた半導体層とを含み、ドープされた半導体層は、プレートと、プレートからチャネル構造体の中へ延在するプラグとを含む。チャネル構造体は、メモリフィルムおよび半導体チャネルを含む。半導体チャネルは、ドープされた部分を含み、半導体チャネルのドープされた部分の一部は、第１の方向にスタック構造体を越えて延在している。半導体チャネルのドープされた部分は、ドープされた半導体層のプラグを囲んでいる。
【０００８】
添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の態様を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。
【図面の簡単な説明】
【０００９】
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスの断面の側面図である。
本開示のいくつかの態様による、別の例示的な３Ｄメモリデバイスの断面の側面図である。
本開示のいくつかの態様による、図１Ａの３Ｄメモリデバイスの中の例示的なチャネル構造体の断面の拡大側面図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。
本開示のいくつかの態様による、３Ｄメモリデバイスを形成するための別の例示的な方法のフローチャートである。
本開示のいくつかの態様による、３Ｄメモリデバイスを有する例示的なシステムのブロック図である。
本開示のいくつかの態様による、３Ｄメモリデバイスを有する例示的なメモリカードのダイアグラムである。
本開示のいくつかの態様による、３Ｄメモリデバイスを有する例示的なソリッドステートドライブ（ＳＳＤ）のダイアグラムである。
【発明を実施するための形態】
【００１０】
本開示が、添付の図面を参照して説明されることとなる。
（【００１１】以降は省略されています）

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