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公開番号2025084613
公報種別公開特許公報(A)
公開日2025-06-03
出願番号2023198659
出願日2023-11-22
発明の名称半導体装置及びその製造方法
出願人三菱電機株式会社
代理人弁理士法人高田・高橋国際特許事務所
主分類H10D 64/60 20250101AFI20250527BHJP()
要約【課題】良好なオーミック特性を得ることができ、ダイシング時にチッピング及びクラックの発生を抑制することができる半導体装置及びその製造方法を得る。
【解決手段】半導体基板1は、デバイス領域2と、デバイス領域2を囲むダイシングライン領域3とを有する。表面電極5がデバイス領域2において半導体基板1の表面に設けられている。金属製の裏面電極7は半導体基板1の表面の反対側の裏面に設けられている。第1のシリサイド層8はデバイス領域2において裏面と裏面電極7の間に設けられている。第2のシリサイド層9はダイシングライン領域3において裏面と裏面電極7の間に設けられている。第1のシリサイド層8は第2のシリサイド層9より半導体基板1とのコンタクト抵抗が低い。第2のシリサイド層9は第1のシリサイド層8より硬度が低い。
【選択図】図2
特許請求の範囲【請求項１】
デバイス領域と、前記デバイス領域を囲むダイシングライン領域とを有する半導体基板と、
前記デバイス領域において前記半導体基板の表面に設けられた表面電極と、
前記半導体基板の前記表面の反対側の裏面に設けられた金属製の裏面電極と、
前記デバイス領域において前記裏面と前記裏面電極の間に設けられた第１のシリサイド層と、
前記ダイシングライン領域において前記裏面と前記裏面電極の間に設けられた第２のシリサイド層とを備え、
前記第１のシリサイド層は前記第２のシリサイド層より前記半導体基板とのコンタクト抵抗が低く、
前記第２のシリサイド層は前記第１のシリサイド層より硬度が低いことを特徴とする半導体装置。
続きを表示（約 940 文字）【請求項２】
前記第２のシリサイド層は第１のシリサイド層より膜厚が薄いことを特徴とする請求項１の半導体装置。
【請求項３】
前記第１のシリサイド層の金属元素に対するシリコンの組成比は前記第２のシリサイド層よりも多いことを特徴とする請求項１又は２の半導体装置。
【請求項４】
前記第１のシリサイド層は前記第２のシリサイド層より抵抗率が低い結晶構造であることを特徴とする請求項１又は２の半導体装置。
【請求項５】
第１のシリサイド層は結晶状態であり、
第２のシリサイド層は準結晶状態又はアモルファス状態であることを特徴とする請求項１又は２の半導体装置。
【請求項６】
ウエハ状態の前記半導体基板に複数の前記デバイス領域が行列状に設けられていることを特徴とする請求項１又は２の半導体装置。
【請求項７】
前記ダイシングライン領域には前記表面に前記表面電極が設けられていないことを特徴とする請求項１又は２の半導体装置。
【請求項８】
前記ダイシングライン領域の幅が３０μｍ以上であることを特徴とする請求項１又は２の半導体装置。
【請求項９】
前記半導体基板は珪素又は炭化珪素によって形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１０】
デバイス領域と、前記デバイス領域を囲むダイシングライン領域とを有する半導体基板の前記デバイス領域において前記半導体基板の表面に表面電極を形成する工程と、
前記半導体基板の前記表面の反対側の裏面に金属膜を形成する工程と、
熱処理により前記半導体基板と前記金属膜を合金化させて、前記デバイス領域において前記裏面に第１のシリサイド層を形成し、前記ダイシングライン領域において前記裏面に第２のシリサイド層を形成する工程とを備え、
前記第１のシリサイド層は前記第２のシリサイド層より前記半導体基板とのコンタクト抵抗が低く、
前記第２のシリサイド層は前記第１のシリサイド層より硬度が低いことを特徴とする半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置及びその製造方法に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
半導体基板の裏面と裏面電極との間のコンタクト抵抗を下げるためにシリサイド層が形成される。シリサイド層は、ダイシングライン領域を含むウエハ状態の半導体基板の裏面全面に形成される（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－１２８９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電気抵抗を低減するために半導体基板との良好なオーミック特性を持つシリサイド層を形成する必要がある。しかし、そのようなシリサイド層は硬度が高く、機械的な応力に強い。このため、ダイシングでシリサイド層に機械的な応力がかかると、シリサイド層と接触する半導体基板及び裏面電極に応力が伝搬し、結晶欠陥又は構造的な応力集中箇所を起点にチッピング又はクラックが発生し、耐圧不良又は外観不良を引き起こすという問題があった。
【０００５】
本開示は、上述のような課題を解決するためになされたもので、その目的は良好なオーミック特性を得ることができ、ダイシング時にチッピング及びクラックの発生を抑制することができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本開示に係る半導体装置は、デバイス領域と、前記デバイス領域を囲むダイシングライン領域とを有する半導体基板と、前記デバイス領域において前記半導体基板の表面に設けられた表面電極と、前記半導体基板の前記表面の反対側の裏面に設けられた金属製の裏面電極と、前ダイシングライン領域において前記裏面と前記裏面電極の間に設けられた第２のシリサイド層と、前記デバイス領域において前記裏面と前記裏面電極の間に設けられた第１のシリサイド層とを備え、前記第１のシリサイド層は前記第２のシリサイド層より前記半導体基板とのコンタクト抵抗が低く、前記第２のシリサイド層は前記第１のシリサイド層より硬度が低いことを特徴とする。
【０００７】
本開示に係る半導体装置の製造方法は、デバイス領域と、前記デバイス領域を囲むダイシングライン領域とを有する半導体基板の前記デバイス領域において前記半導体基板の表面に表面電極を形成する工程と、前記半導体基板の前記表面の反対側の裏面に金属膜を形成する工程と、熱処理により前記半導体基板と前記金属膜を合金化させて、前記デバイス領域において前記裏面に第１のシリサイド層を形成し、前記ダイシングライン領域において前記裏面に第２のシリサイド層を形成する工程とを備え、前記第１のシリサイド層は前記第２のシリサイド層より前記半導体基板とのコンタクト抵抗が低く、前記第２のシリサイド層は前記第１のシリサイド層より硬度が低いことを特徴とする。
【発明の効果】
【０００８】
本開示では、デバイス領域の第１のシリサイド層を半導体基板とのコンタクト抵抗が低いものとする。これにより、デバイス領域において半導体基板と裏面電極の間で良好なオーミック特性を得ることができる。一方、ダイシングライン領域の第２のシリサイド層を硬度が低いものとする。これにより、ダイシングで第２のシリサイド層を切削する時の機械的な応力を低減できるため、第２のシリサイド層と接触する半導体基板への応力の伝搬を抑制することができる。この結果、ダイシング時にチッピング及びクラックの発生を抑制することができる。
【図面の簡単な説明】
【０００９】
実施の形態１に係る半導体ウエハを示す上面図である。
実施の形態１に係る半導体装置を示す断面図である。
実施の形態１に係る半導体ウエハの裏面のシリサイド層を示す下面図である。
ダイシングにより個片化した実施の形態１に係る半導体装置を示す断面図である。
個片化した実施の形態１に係る半導体装置を示す上面図である。
個片化した実施の形態１に係る半導体装置を示す下面図である。
実施の形態１に係る半導体装置の製造方法を示す断面図である。
実施の形態１に係る半導体装置の製造方法を示す断面図である。
実施の形態１に係る半導体装置の製造方法を示す断面図である。
実施の形態１に係る半導体装置の製造方法を示す断面図である。
実施の形態２に係る半導体装置の製造方法を示す断面図である。
実施の形態２に係る半導体装置の製造方法を示す断面図である。
実施の形態２に係る半導体装置の製造方法を示す断面図である。
実施の形態２に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１０】
実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
（【００１１】以降は省略されています）

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