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公開番号2025094209
公報種別公開特許公報(A)
公開日2025-06-24
出願番号2025049925,2023106393
出願日2025-03-25,2020-05-27
発明の名称3次元メモリデバイス
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20250617BHJP()
要約【課題】3Dメモリデバイスの実施形態およびそれを形成するための方法を提供する。
【解決手段】一例において、3Dメモリデバイスは、基板と、基板上の周辺回路と、周辺回路の上の交互配置された導電体層および誘電体層を含むメモリスタックと、メモリスタックの上のN型ドープ半導体層と、各々が垂直方向にメモリスタックを通ってN型ドープ半導体層内に貫入する複数のチャネル構造と、メモリスタックの上にあり、N型ドープ半導体層と接触するソースコンタクトとを備える。複数のチャネル構造の各々の上側端部は、N型ドープ半導体層の頂面と同一平面上にあるか、またはその下にある。
【選択図】図1
特許請求の範囲【請求項１】
３次元（３Ｄ）メモリデバイスであって、
基板と、
前記基板上の周辺回路と、
前記周辺回路よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、
前記メモリスタックよりも上にあるＮ型ドープ半導体層と、
各々が垂直方向に前記メモリスタックを通って前記Ｎ型ドープ半導体層内に貫入する複数のチャネル構造であって、前記複数のチャネル構造の各々の上側端部は、前記Ｎ型ドープ半導体層の頂面と同一平面上にあるか、または前記Ｎ型ドープ半導体層の頂面より下にある、複数のチャネル構造と、
前記メモリスタックよりも上にあり、Ｎ型ドープ半導体層と接触しているソースコンタクトとを含む、３次元（３Ｄ）メモリデバイス。
続きを表示（約 940 文字）【請求項２】
前記Ｎ型ドープ半導体層は、ポリシリコンを含む請求項１に記載の３Ｄメモリデバイス。
【請求項３】
前記Ｎ型ドープ半導体層は、単結晶シリコンを含む請求項１に記載の３Ｄメモリデバイス。
【請求項４】
前記チャネル構造の各々は、メモリ膜および半導体チャネルを含み、前記メモリ膜の上側端部は、前記半導体チャネルの上側端部よりも下にある請求項１～３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項５】
前記メモリ膜の前記上側端部は、前記Ｎ型ドープ半導体層の前記頂面よりも下にあり、前記半導体チャネルの前記上側端部は、前記Ｎ型ドープ半導体層の前記頂面と同一平面上にあるか、または前記Ｎ型ドープ半導体層の前記頂面より下にある請求項４に記載の３Ｄメモリデバイス。
【請求項６】
前記Ｎ型ドープ半導体層内に貫入する前記半導体チャネルの一部は、ドープポリシリコンを含む請求項４または５に記載の３Ｄメモリデバイス。
【請求項７】
前記Ｎ型ドープ半導体層は、前記半導体チャネルの一部を取り囲み、前記半導体チャネルの一部と接触する半導体プラグを含み、前記半導体プラグのドーピング濃度は、前記Ｎ型ドープ半導体層の残りの部分のドーピング濃度とは異なる請求項６に記載の３Ｄメモリデバイス。
【請求項８】
前記ソースコンタクトよりも上にあり、前記ソースコンタクトに電気的に接続されている相互接続層をさらに含む請求項１～７のいずれか一項に記載の３Ｄメモリデバイス。
【請求項９】
前記Ｎ型ドープ半導体層を通る第１のコンタクトをさらに含み、前記Ｎ型ドープ半導体層は、少なくとも前記ソースコンタクト、前記相互接続層、および前記第１のコンタクトを通して前記周辺回路に電気的に接続される請求項８に記載の３Ｄメモリデバイス。
【請求項１０】
前記Ｎ型ドープ半導体層を通る第２のコンタクトをさらに含み、前記相互接続層は、前記第２のコンタクトに電気的に接続されているコンタクトパッドを含む請求項８または９に記載の３Ｄメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
続きを表示（約 3,500 文字）【背景技術】
【０００２】
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さなサイズに縮小される。しかしながら、メモリセルの特徴寸法が下限値に近づくにつれ、プレーナプロセスおよび製作技術は困難になり、コストが増大する。そのようなものとして、プレーナ型メモリセルのメモリ密度は上限値に近づいている。
【０００３】
３Ｄメモリアーキテクチャは、プレーナ型メモリセルのこの密度限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの、およびメモリアレイからの信号を制御するための周辺デバイスとを含む。
【発明の概要】
【課題を解決するための手段】
【０００４】
３Ｄメモリデバイスの実施形態およびそれを形成するための方法が本明細書において開示される。
【０００５】
一例において、３Ｄメモリデバイスは、基板と、基板上の周辺回路と、周辺回路の上の交互配置された導電体層および誘電体層を含むメモリスタックと、メモリスタックの上のＮ型ドープ半導体層と、各々が垂直方向にメモリスタックを通ってＮ型ドープ半導体層内に貫入する複数のチャネル構造と、メモリスタックの上にあり、Ｎ型ドープ半導体層と接触するソースコンタクトとを備える。複数のチャネル構造の各々の上側端部は、Ｎ型ドープ半導体層の頂面と同一平面上にあるか、またはその下にある。
【０００６】
別の例では、３Ｄメモリデバイスは、基板と、基板の上の交互配置された導電体層および誘電体層を含むメモリスタックと、メモリスタックの上のＮ型ドープ半導体層と、各々が垂直方向にメモリスタックを通ってＮ型ドープ半導体層内に貫入する複数のチャネル構造とを備える。複数のチャネル構造の各々は、メモリ膜と半導体チャネルとを含む。メモリ膜の上側端部は、半導体チャネルの上側端部より下にある。Ｎ型ドープ半導体層は、半導体チャネルの一部を取り囲み、接触している半導体プラグを含む。半導体プラグのドーピング濃度は、Ｎ型ドープ半導体層の残りの部分のドーピング濃度とは異なる。
【０００７】
さらに別の例では、３Ｄメモリデバイスは、第１の半導体構造と、第２の半導体構造と、第１の半導体構造と第２の半導体構造との間の接合界面とを備える。第１の半導体構造は、周辺回路を含む。第２の半導体構造は、交互配置された導電体層および誘電体層を含むメモリスタックと、Ｎ型ドープ半導体層と、各々が垂直方向にメモリスタックを通してＮ型ドープ半導体層内に貫入し、周辺回路に電気的に接続される複数のチャネル構造とを含む。Ｎ型ドープ半導体層は、Ｎ型ドープ半導体層内に貫入する複数のチャネル構造の各々の一部を取り囲む半導体プラグを含む。半導体プラグのドーピング濃度は、Ｎ型ドープ半導体層の残りの部分のドーピング濃度とは異なる。
【０００８】
本明細書に組み込まれ、本明細書の一部を成す、添付図面は、本開示の実施形態を例示し、説明と併せて、本開示の原理を説明し、当業者が本開示を作製し、使用することを可能にするのにさらに役立つ。
【図面の簡単な説明】
【０００９】
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスの断面を例示する側面図である。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスの断面を例示する側面図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための方法のフローチャートである。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための別の方法のフローチャートである。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための方法のフローチャートである。
本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための別の方法のフローチャートである。
【発明を実施するための形態】
【００１０】
本開示の実施形態は、添付図面を参照しつつ説明される。
（【００１１】以降は省略されています）

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