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公開番号2025096802
公報種別公開特許公報(A)
公開日2025-06-30
出願番号2023212724
出願日2023-12-18
発明の名称電子装置
出願人株式会社デンソー
代理人弁理士法人服部国際特許事務所
主分類H01L 25/07 20060101AFI20250623BHJP(基本的電気素子)
要約【課題】ノイズやサージを低減可能な電子装置を提供する。
【解決手段】電子装置1のハイサイドチップ11～13には高電位側に接続される上アーム素子111～113が内蔵され、ローサイドチップ14～16には、低電位側に接続される下アーム素子114～116が内蔵されて、対になるハイサイドチップ11～13とモジュール内部で接続されている。制御チップ18は、駆動信号を出力するプリドライバIC180が内蔵されている。封止部35は、ハイサイドチップ11～13、ローサイドチップ14～16、および、制御チップ18を封止する。チップ11～16は、ゲート電極が制御チップ18側を向いて制御チップ18の一辺側に配列されている。制御チップ18において、チップ11～16と接続される信号線の接続箇所は、チップ11～16が配置される側の一辺に沿って設けられている。
【選択図】図1
特許請求の範囲【請求項１】
高電位側に接続される上アーム素子（１１１～１１３）が内蔵されている複数のハイサイドチップ（１１～１３）と、
それぞれの前記上アーム素子の低電位側に接続される下アーム素子（１１４～１１６）が内蔵されており、対になる前記ハイサイドチップとモジュール内部で接続されている複数のローサイドチップ（１４～１６）と、
前記上アーム素子および前記下アーム素子の駆動信号を出力するプリドライバＩＣ（１８０）が内蔵されている制御チップ（１８）と、
前記ハイサイドチップ、前記ローサイドチップ、および、前記制御チップを封止する封止部（３５）と、
を備え、
前記ハイサイドチップおよび前記ローサイドチップは、前記駆動信号が入力されるゲート電極が前記制御チップ側を向いて前記制御チップの一辺側に配列されており、
前記制御チップにおいて、前記ハイサイドチップまたは前記ローサイドチップと接続される信号線（１９）の接続箇所は、前記ハイサイドチップおよび前記ローサイドチップが配置される側の一辺に沿って設けられている電子装置。
続きを表示（約 1,200 文字）【請求項２】
高電位側に接続される上アーム素子（１１１～１１３）が内蔵されている複数のハイサイドチップ（１１～１３）と、
それぞれの前記上アーム素子の低電位側に設けられる下アーム素子（１１４～１１６）が内蔵されており、対になる前記ハイサイドチップとモジュール内部で接続されている複数のローサイドチップ（１４～１６）と、
前記ハイサイドチップおよび前記ローサイドチップを封止する封止部（３５）と、
電源端子（３６１）、グランド端子（３６２）、信号端子（３６３）、および、前記ハイサイドチップと前記ローサイドチップとに接続される出力端子（３６４）を含み、前記封止部の外縁に沿って設けられている複数の端子（３６）と、
を備え、
前記出力端子は、前記封止部の一辺に設けられており、
前記信号端子は、前記封止部の前記出力端子が設けられる辺と反対側の辺に設けられており、
前記電源端子および前記グランド端子は、前記出力端子が設けられる辺の側方の辺に設けられている電子装置。
【請求項３】
前記上アーム素子および前記下アーム素子の駆動信号を出力するプリドライバＩＣ（１８０）が内蔵されており、前記封止部に一体に封止される制御チップ（１８）をさらに備え、
前記ハイサイドチップおよび前記ローサイドチップは、前記制御チップの一方側に設けられており、
前記出力端子は、前記ハイサイドチップおよび前記ローサイドチップが設けられる側の辺に設けられており、
前記信号端子は、前記制御チップが設けられる側の辺に設けられている請求項２に記載の電子装置。
【請求項４】
対になる前記ハイサイドチップおよび前記ローサイドチップは、前記ローサイドチップが天面側となり、前記ハイサイドチップの天面側の一部が前記ローサイドチップと重ならないようにずらした状態にて積層されている請求項１～３のいずれか一項に記載の電子装置。
【請求項５】
前記ハイサイドチップおよび前記ローサイドチップは、それぞれ横並びに配置されており、
一方側から、前記制御チップ、前記ハイサイドチップ、前記ローサイドチップの順に配列されている請求項１または３に記載の電子装置。
【請求項６】
横並びに配列されている前記ハイサイドチップの間または側方に配置される中継基板（５６、５７）をさらに備え、
前記ローサイドチップの前記駆動信号が入力されるゲート電極は、前記中継基板を経由して前記制御チップと接続されている請求項５に記載の電子装置。
【請求項７】
前記ローサイドチップの前記駆動信号が入力されるゲート電極は、前記封止部の側方に設けられる空き端子（３６６）を経由して前記制御チップと接続されている請求項５に記載の電子装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、電子装置に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
従来、半導体素子が封止された半導体装置が知られている。例えば特許文献１の半導体装置は、ハイサイドスイッチ用のパワートランジスタを内蔵する半導体チップ、ローサイドスイッチ用のパワートランジスタを内蔵する半導体チップ、および、制御回路を内蔵する半導体チップが封止部で封止されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－５７５７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、制御回路を内蔵する半導体チップの両側にハイサイドスイッチ用およびローサイドスイッチ用の半導体チップが配置されているため、ハイサイドの素子とローサイドの素子とを接続する配線を半導体装置の外部に設ける必要がある。例えば基板上でハイサイドの素子とローサイドの素子とを接続する場合、比較的大電流が流れるパワー配線と、制御用の信号配線とが混在し、ノイズやサージが増大し、誤作動する虞がある。また、基板上にハイサイドの素子とローサイドの素子とを接続する配線を設けると、小型化し難く、また、信号配線を引き出し難い。
【０００５】
本発明は、上述の課題に鑑みてなされたものであり、その目的は、ノイズやサージを低減可能な電子装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１態様の電子装置は、複数のハイサイドチップ（１１～１３）と、複数のローサイドチップ（１４～１６）と、制御チップ（１８）と、封止部（３５）と、を備える。本発明の第２態様の電子装置は、複数のハイサイドチップ（１１～１３）と、複数のローサイドチップ（１４～１６）と、封止部（３５）と、端子（３６）と、を備える。
【０００７】
ハイサイドチップは、高電位側に接続される上アーム素子（１１１～１１３）が内蔵されている。ローサイドチップは、それぞれの上アーム素子の低電位側に接続される下アーム素子（１１４～１１６）が内蔵されており、対になるハイサイドチップとモジュール内部で接続されている。
【０００８】
第１態様では、制御チップは、上アーム素子および下アーム素子の駆動信号を出力するプリドライバＩＣ（１８０）が内蔵されている。封止部は、ハイサイドチップ、ローサイドチップおよび制御チップを封止する。ハイサイドチップおよびローサイドチップは、ゲート電極が制御チップ側を向いて制御チップの一辺側に配列されている。制御チップにおいて、ハイサイドチップまたはローサイドチップと接続される信号線の接続箇所は、ハイサイドチップおよびローサイドチップが配置される側の一辺に沿って設けられている。
【０００９】
第２態様では、封止部は、ハイサイドチップおよびローサイドチップを封止する。端子は、電源端子（３６１）、グランド端子（３６２）、出力端子（３６３）、および、ハイサイドチップとローサイドチップとに接続される出力端子（３６４）を含み、封止部の外縁に沿って設けられている。出力端子は、封止部の一辺に設けられており、信号端子は、封止部の出力端子が設けられる辺と反対側の辺に設けられている。電源端子およびグランド端子は、出力端子が設けられる辺の側方に設けられている。これにより、比較的大電流が通電される領域を集約し、ノイズやサージの発生を抑制することができる。
【図面の簡単な説明】
【００１０】
第１実施形態による電子装置を示す平面図である。
図１のＩＩ－ＩＩ線断面図である。
第１実施形態による電子装置の回路図である。
寄生インダクタを説明する説明図である。
第２実施形態による電子装置を示す平面図である。
第３実施形態による電子装置を示す平面図である。
他の実施形態による電子装置を示す断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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