特許ウォッチ

公開番号2025127687
公報種別公開特許公報(A)
公開日2025-09-02
出願番号2024024536
出願日2024-02-21
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 43/27 20230101AFI20250826BHJP()
要約【課題】積層構造の撓み及び歪みを抑制すること。
【解決手段】実施形態の半導体記憶装置1は、複数の導電層WLが互いに離間して積層された第1の積層体LMと、第1の積層体LMの積層方向と積層方向に交差する第1の方向とに第1の積層体LM内を延び、積層方向と第1の方向とに交差する第2の方向に第1の積層体LMを分割する板状部LIと、第1の積層体LM内を積層方向に延び、複数の導電層WLの少なくとも一部との交差部にそれぞれメモリセルMCが形成されるピラーPLと、を備え、複数の導電層WLのそれぞれの間には、Si-C結合およびSi-Si結合の少なくともいずれかを含む第1の層OLcと、Si-O結合を含み、第1の層OLcの積層方向の上下面、及び第1の層OLcの板状部LIの側壁と対向する端面を覆う第1の絶縁層OLxと、が配置されており、第1の層OLcは、第1の絶縁層OLxよりもSi-C結合またはSi-Si結合を多く含み、第1の絶縁層OLxは、第1の層OLcよりもSi-O結合を多く含む。
【選択図】図2
特許請求の範囲【請求項１】
複数の導電層が互いに離間して積層された第１の積層体と、
前記第１の積層体の積層方向と前記積層方向に交差する第１の方向とに前記第１の積層体内を延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記第１の積層体を分割する板状部と、
前記第１の積層体内を前記積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルが形成されるピラーと、を備え、
前記複数の導電層のそれぞれの間には、
Ｓｉ－Ｃ結合およびＳｉ－Ｓｉ結合の少なくともいずれかを含む第１の層と、
Ｓｉ－Ｏ結合を含み、前記第１の層の前記積層方向の上下面、及び前記第１の層の前記板状部の側壁と対向する端面を覆う第１の絶縁層と、が配置されており、
前記第１の層は、
前記第１の絶縁層よりも前記Ｓｉ－Ｃ結合または前記Ｓｉ－Ｓｉ結合を多く含み、
前記第１の絶縁層は、
前記第１の層よりも前記Ｓｉ－Ｏ結合を多く含む、
半導体記憶装置。
続きを表示（約 710 文字）【請求項２】
前記第１の層は、
前記第１の絶縁層を介することなく前記ピラーの側壁と接している、
請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の導電層と対向する前記第１の絶縁層のそれぞれの対向面と、前記第１の層の前記端面を覆う前記第１の絶縁層の前記板状部との対向面とを覆う金属元素含有層を更に備える、
請求項１に記載の半導体記憶装置。
【請求項４】
複数の導電層がそれらの間に絶縁体を介して積層された第１の積層体と、
前記第１の積層体の積層方向と前記積層方向に交差する第１の方向とに前記第１の積層体内を延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記第１の積層体を分割する板状部と、
前記第１の積層体内を前記積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルが形成されるピラーと、を備え、
前記複数の導電層のそれぞれの間の前記絶縁体は、第１の絶縁層内の前記積層方向における間の位置に、前記第１の絶縁層よりも高いヤング率を有する第１の層を含み、
前記第１の層の前記板状部の側壁と対向する端面は、前記第１の絶縁層で覆われており、
前記第１の層の前記ピラーの側壁と対向する端面は、前記第１の絶縁層を介することなく前記ピラーの側壁と接している、
半導体記憶装置。
【請求項５】
前記第１の絶縁層は、
前記第１の層の上下面および前記板状部の側壁と対向する前記端面を実質的に均一な厚さで覆っている、
請求項４に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
３次元不揮発性メモリ等の半導体記憶装置を製造する際、複数の犠牲層と複数の絶縁層とを１層ずつ交互に積層し、これらの犠牲層を除去した後の絶縁層間の空隙に、複数の導電層を形成する工程が含まれることがある。しかしながら、犠牲層の除去後、残った絶縁層が撓んでしまったり全体の構造が歪んでしまったりすることがある。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１７／０７７１３４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、積層構造の撓み及び歪みを抑制することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数の導電層が互いに離間して積層された第１の積層体と、前記第１の積層体の積層方向と前記積層方向に交差する第１の方向とに前記第１の積層体内を延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記第１の積層体を分割する板状部と、前記第１の積層体内を前記積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルが形成されるピラーと、を備え、前記複数の導電層のそれぞれの間には、Ｓｉ－Ｃ結合およびＳｉ－Ｓｉ結合の少なくともいずれかを含む第１の層と、Ｓｉ－Ｏ結合を含み、前記第１の層の前記積層方向の上下面、及び前記第１の層の前記板状部の側壁と対向する端面を覆う第１の絶縁層と、が配置されており、前記第１の層は、前記第１の絶縁層よりも前記Ｓｉ－Ｃ結合または前記Ｓｉ－Ｓｉ結合を多く含み、前記第１の絶縁層は、前記第１の層よりも前記Ｓｉ－Ｏ結合を多く含む。
【図面の簡単な説明】
【０００６】
実施形態１にかかる半導体記憶装置の概略の構成例を示す図。
実施形態１にかかる半導体記憶装置の構成の一例を示すＹ方向に沿う断面図。
実施形態１にかかる半導体記憶装置が備える積層体について説明する模式図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態２にかかる半導体記憶装置の概略の構成例を示す図。
【発明を実施するための形態】
【０００７】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。
【０００９】
（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の概略の構成例を示す図である。より詳細には、図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１のレイアウトを示す模式的な平面図である。
【００１０】
ただし、図１（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図１（ａ）においては、必ずしも同一断面に存在しない構成同士が示されているほか、一部の上層配線等が省略されている。
（【００１１】以降は省略されています）

関連特許