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公開番号2025126650
公報種別公開特許公報(A)
公開日2025-08-29
出願番号2024022982
出願日2024-02-19
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 12/00 20230101AFI20250822BHJP()
要約【課題】容易に製造される構造を有する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第1平面xyにおいて、配線TG、SG、CG及び第1導電体26は第1方向Yに並び、第1絶縁体31は第3配線(CG)24を囲み、第3配線と第2配線(SG)22との間に位置する部分を有し、第1半導体35は第3配線とともに第1絶縁体を挟み、第2絶縁体36は第2配線と第1半導体との間に設けられ、第3絶縁体32は第1導電体を囲み、第2導電体46は第1半導体と接し、第2半導体は第1導電体とともに第3絶縁体32を挟み、第2導電体と接し、第4絶縁体41は第2配線上、第1半導体上及び第2配線上に亘り、第3半導体42は第1配線(TG)26と接し、第2配線とともに第4絶縁体を挟む部分と第1半導体とともに第4絶縁体を挟む部分とを含み、第4半導体44は第3半導体及び第3導電体46と接し、第2半導体とともに第4絶縁体を挟む。
【選択図】図3
特許請求の範囲【請求項１】
第１軸及び前記第１軸と交わる第２軸からなる第１平面に沿って広がる第１配線であって、前記第１軸は第１方向に延びる第１配線と、
前記第１平面に沿って広がり、前記第１配線より前記第１方向に設けられた第２配線と、
前記第１平面に沿って広がり、前記第２配線より前記第１方向に設けられた第３配線と、
前記第１平面に沿って広がり、前記第２配線より前記第１方向に設けられた第１導電体と、
前記第１平面に沿って前記第３配線を囲み、前記第３配線と前記第２配線との間に位置する部分を有する第１絶縁体と、
前記第３配線とともに前記第１絶縁体を挟む第１半導体と、
前記第２配線と前記第１半導体との間の第２絶縁体と、
前記第１平面に沿って前記第１導電体を囲む第３絶縁体と、
前記第１半導体と接する第２導電体と、
前記第１導電体とともに前記第３絶縁体を挟み、前記第２導電体と接する第２半導体と、
前記第１平面に沿って前記第２配線上と、前記第１半導体上と、前記第２半導体上とに亘る第４絶縁体と、
前記第１配線と接し、前記第２配線とともに前記第４絶縁体を挟む部分と前記第１半導体とともに前記第４絶縁体を挟む部分とを含む第３半導体と、
前記第３半導体と接し、前記第２半導体とともに前記第４絶縁体を挟む第４半導体と、
前記第４半導体と接する第３導電体と、
を備える半導体記憶装置。
続きを表示（約 650 文字）【請求項２】
前記第４絶縁体は、前記第２配線の前記第１配線と面する部分を覆う、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１絶縁体は、前記第３配線の前記第２配線と面する部分を覆う、
請求項１に記載の半導体記憶装置。
【請求項４】
前記第２絶縁体は、前記第２配線の前記第１半導体と面する部分を覆う、
請求項１に記載の半導体記憶装置。
【請求項５】
前記第１絶縁体は、前記第３配線の前記第１導電体と面する部分を覆う、
請求項１に記載の半導体記憶装置。
【請求項６】
前記第３絶縁体は、前記第１導電体の前記第３配線と面する部分を覆う、
請求項１に記載の半導体記憶装置。
【請求項７】
前記第３絶縁体は、前記第１導電体の前記第３導電体と面する部分を覆う、
請求項１に記載の半導体記憶装置。
【請求項８】
前記第２配線は、前記第１軸に沿って前記第３配線と並ぶ部分を含む、
請求項１に記載の半導体記憶装置。
【請求項９】
前記第１配線は、前記第１軸に沿って前記第２配線と並ぶ部分を含む、
請求項１に記載の半導体記憶装置。
【請求項１０】
前記第２配線、前記第３配線、及び前記第１導電体は、前記第１平面に沿って湾曲している、
請求項１に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、概して、半導体記憶装置に関する。
続きを表示（約 5,500 文字）【背景技術】
【０００２】
３次元に配列されたメモリセルを含んだ半導体記憶装置が知られている。半導体記憶装置の例は、ＲＡＭ（Random Access Memory）を含む。ＲＡＭのメモリセルの例は、ゲインセルの構造を有するメモリセルを含む。３次元に配列されるとともにゲインセル構造を有するメモリセルを含んだ記憶装置の構造及びその製造方法は複雑である。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１５９９５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
より容易に製造されることが可能な構造を有する半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による半導体記憶装置は、第１配線と、第２配線と、第３配線と、第１導電体と、第１絶縁体と、第１半導体と、第２絶縁体と、第３絶縁体と、第２導電体と、第２半導体と、第４絶縁体と、第３半導体と、第４半導体と、第３導電体と、を含む。
【０００６】
上記第１配線は、第１軸及び上記第１軸と交わる第２軸からなる第１平面に沿って広がる第１配線であって、上記第１軸は第１方向に延びる。上記第２配線は、上記第１平面に沿って広がり、上記第１配線より上記第１方向に設けられている。上記第３配線は、上記第１平面に沿って広がり、上記第２配線より上記第１方向に設けられている。上記第１導電体は、上記第１平面に沿って広がり、上記第２配線より上記第１方向に設けられている。上記第１絶縁体は、上記第１平面に沿って上記第３配線を囲み、上記第３配線と上記第２配線との間に位置する部分を有する。上記第１半導体は、上記第３配線とともに上記第１絶縁体を挟む。上記第２絶縁体は、上記第２配線と上記第１半導体との間に位置する。上記第３絶縁体は、上記第１平面に沿って上記第１導電体を囲む。上記第２導電体は、上記第１半導体と接する。上記第２半導体は、上記第１導電体とともに上記第３絶縁体を挟み、上記第２導電体と接する。上記第４絶縁体は、上記第１平面に沿って上記第２配線上と、上記第１半導体上と、上記第２半導体上とに亘る。上記第３半導体は、上記第１配線と接し、上記第２配線とともに上記第４絶縁体を挟む部分と上記第１半導体とともに上記第４絶縁体を挟む部分とを含む。上記第４半導体は、上記第３半導体と接し、上記第２半導体とともに上記第４絶縁体を挟む。上記第３導電体は、上記第４半導体と接する。
【図面の簡単な説明】
【０００７】
図１は、第１実施形態の半導体記憶装置の機能ブロックを示す。
図２は、第１実施形態の半導体記憶装置のメモリセルの構成要素及び構成要素の接続を示す。
図３は、第１実施形態の半導体記憶装置の一部のｘｙ平面に沿った構造を示す。
図４は、第１実施形態の半導体記憶装置の一部の断面の構造を示す。
図５は、第１実施形態の半導体記憶装置の一部の断面の構造を示す。
図６は、第１実施形態の半導体記憶装置の一部の断面の構造を示す。
図７は、第１実施形態の半導体記憶装置の一部の断面の構造を示す。
図８は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図９は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図１０は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図１１は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図１２は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図１３は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図１４は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図１５は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図１６は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図１７は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図１８は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図１９は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図２０は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図２１は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図２２は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図２３は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図２４は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図２５は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図２６は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図２７は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図２８は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図２９は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図３０は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図３１は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図３２は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図３３は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図３４は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図３５は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図３６は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図３７は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図３８は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図３９は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図４０は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図４１は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図４２は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図４３は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図４４は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図４５は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図４６は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図４７は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図４８は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図４９は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図５０は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図５１は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図５２は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図５３は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図５４は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図５５は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図５６は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図５７は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図５８は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図５９は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図６０は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図６１は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図６２は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図６３は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図６４は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図６５は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図６６は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図６７は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図６８は、第１実施形態の半導体記憶装置の一部の製造工程の間の構造を示す。
図６９は、第１実施形態の第１変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図７０は、第１実施形態の第１変形例の半導体記憶装置の一部のｘｙ平面に沿った構造を示す。
図７１は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図７２は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図７３は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図７４は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図７５は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図７６は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図７７は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図７８は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図７９は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図８０は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図８１は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図８２は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図８３は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図８４は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図８５は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図８６は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図８７は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図８８は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図８９は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図９０は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図９１は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図９２は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
図９３は、第１実施形態の第２変形例の半導体記憶装置の一部の製造工程の間の構造を示す。
【発明を実施するための形態】
【０００８】
以下に実施形態が図面を参照して記述される。或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。
【０００９】
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。
【００１０】
以下、ｘｙｚ直交座標系が用いられて、実施形態が記述される。ｘ軸はＸ方向に延びている。ｙ軸はＹ方向に延びている。ｚ軸はＺ方向に延びている。図の縦軸のプラス方向は上側、マイナス方向は下側と称される場合がある。図の横軸のプラス方向は右側、マイナス方向は左側と称される場合がある。また、ｚ軸上でより大きい座標を有する側は、上側、より小さい座標を有する側は下側と称される場合がある。
（【００１１】以降は省略されています）

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