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公開番号2025120702
公報種別公開特許公報(A)
公開日2025-08-18
出願番号2024015719
出願日2024-02-05
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G06F 11/10 20060101AFI20250808BHJP(計算;計数)
要約【課題】データの信頼性を向上する。
【解決手段】実施形態によれば、メモリシステムは、複数のメモリセル(MC)を含む不揮発性メモリ(20)と、第1シフト値に基づいて第1読み出し電圧を設定し、第1読み出し電圧を用いた第1読み出し動作によってハードビットデータを取得し、第2シフト値に基づいて第2読み出し電圧を設定し、第2読み出し電圧を用いた第2読み出し動作によってソフトビットデータを取得し、ハードビットデータ及びソフトビットデータを用いて誤り訂正を実行し、誤り訂正に失敗した場合、少なくとも失敗した誤り訂正の結果を用いて第1LLRを算出し、第1LLRに基づいて、第1シフト値及び第2シフト値の少なくとも1つを補正する、ように構成されたメモリコントローラ(10)と、を含む。
【選択図】図7
特許請求の範囲【請求項１】
各々が閾値電圧に応じてデータを記憶するように構成された複数のメモリセルを含む不揮発性メモリと、
第１シフト値に基づいて第１読み出し電圧を設定し、
前記複数のメモリセルから、前記第１読み出し電圧を用いた第１読み出し動作によってハードビットデータを取得し、
第２シフト値に基づいて第２読み出し電圧を設定し、
前記複数のメモリセルから、前記第２読み出し電圧を用いた第２読み出し動作によってソフトビットデータを取得し、
前記ハードビットデータ及び前記ソフトビットデータを用いて、前記複数のメモリセルから読み出されたデータに対する誤り訂正を実行し、
前記誤り訂正に失敗した場合、少なくとも失敗した前記誤り訂正の結果を用いて第１ＬＬＲ（Log Likelihood Ratio）を算出し、
前記第１ＬＬＲに基づいて、前記第１シフト値及び前記第２シフト値の少なくとも１つを補正する、
ように構成されたメモリコントローラと
を備える、メモリシステム。
続きを表示（約 1,700 文字）【請求項２】
前記メモリコントローラは、
前記閾値電圧を複数の区分に分割して管理し、
前記誤り訂正に失敗した場合、前記複数の区分の各々に対応する前記第１ＬＬＲを算出し、
前記複数の区分のうち、負の値の前記第１ＬＬＲが算出された第１区分と、前記第１区分と隣り合い且つ正の値の前記第１ＬＬＲが算出された第２区分との間に前記第１読み出し電圧が設定されるように、前記第１シフト値を補正する、
ように更に構成される、
請求項１に記載のメモリシステム。
【請求項３】
前記メモリコントローラは、
前記第１シフト値を補正したことに基づいて、前記第２読み出し動作に用いられる第３読み出し電圧を追加し、
前記不揮発性メモリに前記第３読み出し電圧を用いた第３読み出し動作を実行させる、
ように更に構成される、
請求項２に記載のメモリシステム。
【請求項４】
前記メモリコントローラは、補正された前記第１シフト値に基づく前記第１読み出し電圧が、補正前の前記第１シフト値に基づく前記第１読み出し電圧よりも低い場合、前記第３読み出し電圧を、補正された前記第１シフト値に基づく前記第１読み出し電圧よりも低く設定する、
ように更に構成される、
請求項３に記載のメモリシステム。
【請求項５】
前記第２読み出し電圧は、前記第１読み出し電圧に前記第２シフト値を加算した電圧である、
請求項１に記載のメモリシステム。
【請求項６】
前記メモリコントローラは、
前記第１シフト値を補正したことに基づいて、前記第２読み出し動作に用いられる前記第２読み出し電圧を、前記第２読み出し電圧と異なる第３読み出し電圧に差し替え、
前記不揮発性メモリに前記第３読み出し電圧を用いた第３読み出し動作を実行させる、
ように更に構成される、
請求項２に記載のメモリシステム。
【請求項７】
前記メモリコントローラは、前記第１読み出し電圧よりも高い前記第２読み出し電圧を、前記第１読み出し電圧よりも低い前記第３読み出し電圧に差し替える、
ように構成される、
請求項６に記載のメモリシステム。
【請求項８】
前記メモリコントローラは、
少なくとも前記第２読み出し電圧及び前記第２読み出し電圧と異なる第３読み出し電圧を用いて前記第２読み出し動作を実行し、
前記第１シフト値を補正したことに基づいて、前記第２読み出し電圧を、前記第２読み出し電圧と異なる第４読み出し電圧に差し替え、
前記不揮発性メモリに、少なくとも前記第３読み出し電圧及び前記第４読み出し電圧を用いた第４読み出し動作を実行させる、
ように更に構成される、
請求項２に記載のメモリシステム。
【請求項９】
前記メモリコントローラは、前記第１読み出し電圧よりも高い前記第２読み出し電圧を、前記第１読み出し電圧よりも低い前記第４読み出し電圧に差し替える、
ように構成される、
請求項８に記載のメモリシステム。
【請求項１０】
前記メモリコントローラは、
前記閾値電圧を複数の区分に分割して管理し、
前記誤り訂正に失敗した場合、前記複数の区分の各々に対応する前記第１ＬＬＲを算出し、
前記複数の区分のうち、隣り合う２つの区分の各々の前記第１ＬＬＲの差分の絶対値が第１判定値未満となる第１区分及び第２区分を探索し、
前記第１区分及び前記第２区分の各々の前記第１ＬＬＲの絶対値のうちの小さい方の値が第２判定値未満である場合、前記第１区分及び前記第２区分の各々に対応する前記閾値電圧の範囲が広がるように、前記第１区分に対応する前記第２読み出し電圧の設定に用いられる前記第２シフト値及び前記第２区分に対応する第３読み出し電圧の設定に用いられる第３シフト値を補正する、
ように更に構成される、
請求項１に記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリシステムに関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
メモリシステムとして、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリを搭載したＳＳＤ（Solid State Drive）が知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１８／０１５９５６０号明細書
米国特許出願公開第２０２２／０３９２５４２号明細書
米国特許出願公開第２０２２／０３６５７０６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態は、データの信頼性を向上できるメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係るメモリシステムは、各々が閾値電圧に応じてデータを記憶するように構成された複数のメモリセルを含む不揮発性メモリと、第１シフト値に基づいて第１読み出し電圧を設定し、複数のメモリセルから、第１読み出し電圧を用いた第１読み出し動作によってハードビットデータを取得し、第２シフト値に基づいて第２読み出し電圧を設定し、複数のメモリセルから、第２読み出し電圧を用いた第２読み出し動作によってソフトビットデータを取得し、ハードビットデータ及びソフトビットデータを用いて、複数のメモリセルから読み出されたデータに対する誤り訂正を実行し、誤り訂正に失敗した場合、少なくとも失敗した誤り訂正の結果を用いて第１ＬＬＲ（Log Likelihood Ratio）を算出し、第１ＬＬＲに基づいて、第１シフト値及び第２シフト値の少なくとも１つを補正する、ように構成されたメモリコントローラと、を含む。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリシステムを含む情報処理システムの全体構成の一例を示すブロック図。
第１実施形態に係るメモリシステムに含まれるＥＣＣ回路の構成の一例を示すブロック図。
第１実施形態に係るメモリシステムに含まれるＮＡＮＤ型フラッシュメモリの基本的な構成の一例を示すブロック図。
第１実施形態に係るメモリシステムに含まれるメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係るメモリシステムに含まれるメモリセルがＴＬＣ（Triple Level Cell）である場合の閾値電圧分布とデータの割り当てとを示す図。
第１実施形態に係るメモリシステムにおける閾値電圧分布と、ＨＢリード電圧及びＳＢリード電圧と、ＬＬＲテーブルと、チャネルマトリクスとの関係の一例を示す図。
第１実施形態に係るメモリシステムにおけるリード電圧のシフト値補正処理の一例を示す図。
第１実施形態に係るメモリシステムにおける読み出し動作の全体の手順の一例を示すフローチャート。
第１実施形態に係るメモリシステムにおける読み出し動作の全体の手順の一例を示すフローチャート。
第１実施形態の第１変形例に係るメモリシステムにおけるリード電圧のシフト値補正処理の一例を示す図。
第１実施形態の第１変形例に係るメモリシステムにおけるＳＢリード及びＳＢ復号の手順の一例を示すフローチャート。
第１実施形態の第２変形例に係るメモリシステムにおけるリード電圧のシフト値補正処理の一例を示す図。
第１実施形態の第２変形例に係るメモリシステムにおけるＳＢリード及びＳＢ復号の手順の一例を示すフローチャート。
第２実施形態に係るメモリシステムにおけるリード電圧の間隔を広げる場合のシフト値補正処理の一例を示す図。
第２実施形態に係るメモリシステムにおけるリード電圧の間隔を狭める場合のシフト値補正処理の一例を示す図。
第２実施形態に係るメモリシステムにおけるＳＢリード及びＳＢ復号の手順の一例を示すフローチャート。
第３実施形態に係るメモリシステムを含む情報処理システムの全体構成の一例を示すブロック図。
第３実施形態に係るメモリシステムにおけるＳＢリード及びＳＢ復号の手順の一例を示すフローチャート。
第３実施形態の変形例に係るメモリシステムにおけるＳＢリード及びＳＢ復号の手順の一例を示すフローチャート。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同様の構成を有する要素同士を区別するために用いられる。
【０００８】
１．第１実施形態
第１実施形態に係るメモリシステムについて説明する。
【０００９】
１．１構成
１．１．１情報処理システムの構成
まず、図１を参照して、メモリシステム３を含む情報処理システム１の構成の一例について説明する。図１は、メモリシステム３を含む情報処理システム１の全体構成の一例を示すブロック図である。
【００１０】
図１に示すように、情報処理システム１は、ホスト２及びメモリシステム３を含む。なお、ホスト２には、複数のメモリシステム３が接続されていてもよい。
（【００１１】以降は省略されています）

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