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公開番号2025125842
公報種別公開特許公報(A)
公開日2025-08-28
出願番号2024022064
出願日2024-02-16
発明の名称半導体装置及びその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 20/25 20230101AFI20250821BHJP()
要約【課題】ポリシリコンをフューズに適用可能な信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】実施の形態に係る半導体装置は、半導体基板10に設けられたフューズ1とトランジスタとを備える。フューズ1は、半導体基板10と、半導体基板10に設けられた分離領域12と、分離領域12上に設けられ、ダミーポリシリコン層14に不純物を添加されたポリシリコン層14Bと、分離領域12上に設けられ、ダミーポリシリコン層14に置換されて、ポリシリコン層14Bと電気的に接続された電極層(26,28,30)とを備える。トランジスタは、分離領域12により電気的に分離された活性領域と、活性領域の上方に設けられ、電極層(26,28,30)の積層構造を含む金属ゲートを備える。
【選択図】図1B
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板に設けられた分離領域と、
前記分離領域の上に設けられ、ダミーポリシリコン層に不純物を添加されたポリシリコン層と、
前記分離領域の上に設けられ、前記ダミーポリシリコン層に置換されて、前記ポリシリコン層と電気的に接続された第１電極層及び第２電極層とを備える、フューズと、
前記半導体基板に設けられ、前記分離領域により電気的に分離された活性領域と、
前記活性領域の上に設けられ、前記第１電極層及び前記第２電極層の積層構造を含む金属ゲートを備える、トランジスタと、
を備える、半導体装置。
続きを表示（約 1,100 文字）【請求項２】
前記フューズは、前記第１電極層と前記第２電極層との間に印加する電圧により、前記ポリシリコン層を破断することで電気的にプログラム可能である、請求項１に記載の半導体装置。
【請求項３】
前記第１電極層及び前記第２電極層は、前記分離領域の上の前記ポリシリコン層の両端に設けられ、第１高誘電率誘電体層、前記第１高誘電率誘電体層の上に設けられた第１金属含有層、前記第１金属含有層の上に設けられた第１仕事関数金属層、及び前記第１仕事関数金属層の上に設けられた第１金属電極層を備える、請求項１に記載の半導体装置。
【請求項４】
前記第１高誘電率誘電体層は、酸化ハフニウム(ＨｆＯ
2
)、酸化ハフニウムシリコン(ＨｆＳｉＯ)、酸化タンタル(Ｔａ
2
Ｏ
5
)、酸化ストロンチウムチタン(ＳｒＴｉＯ
3
)、又は酸化ジルコニウム(ＺｒＯ
2
)のいずれかを備える、請求項３に記載の半導体装置。
【請求項５】
前記第１金属含有層は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、又はタングステン（Ｗ）のいずれかを備える、請求項３に記載の半導体装置。
【請求項６】
前記第１仕事関数金属層は、アルミニウム（Ａｌ）又はランタン（Ｌａ）を備える、請求項３に記載の半導体装置。
【請求項７】
前記第１金属電極層は、タングステン（Ｗ）又はアルミニウム（Ａｌ）を備える、請求項３に記載の半導体装置。
【請求項８】
前記金属ゲートは、前記活性領域の上方に設けられた第２高誘電率誘電体層、前記第２高誘電率誘電体層の上に設けられた第２金属含有層、前記第２金属含有層の上に設けられた第２仕事関数金属層、及び前記第２仕事関数金属層の上に設けられた第２金属電極層を備える、請求項３に記載の半導体装置。
【請求項９】
前記ポリシリコン層に添加される前記不純物の濃度分布を調整し、前記ポリシリコン層と前記第１電極層及び前記第２電極層との接合面の形状を制御可能である、請求項１に記載の半導体装置。
【請求項１０】
前記ポリシリコン層の延伸する方向をＸ方向、前記半導体基板に垂直な方向をＺ方向とすると、前記ポリシリコン層のＸＺ面に沿う断面構造において、前記ポリシリコン層と前記第１電極層との間の第１の接合面と、前記ポリシリコン層と前記第２電極層との間の第２の接合面は、任意の形状を備える、請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施の形態は、半導体装置及びその製造方法に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
電気的にプログラム可能なフューズ（e-Fuse: electrically programmable Fuse)は、フューズ領域を電気的に破断するための書込み（プログラミング）動作が容易であり、チップ上の占有面積も低減できる。このため、中央演算処理装置（ＣＰＵ：Central Processing Unit）、各種メモリデバイス、特定用途向け集積回路（ＡＳＩＣ：Application Specific Integrated Circuits）等の大規模集積回路（Large Scale Integration）に用いられている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２００８／００６７６２９号明細書
米国特許出願公開第２０１５／０１７９６３２号明細書
米国特許出願公開第２０１５／０１７９７５３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
リプレイスメントメタルゲート（ＲＭＧ: Replacement Metal gate)技術を適用すると、ポリシリコンゲート電極とフューズを兼ねていたポリシリコンが金属ゲート材料に置き換わるため、ポリシリコンをフューズとして利用できなくなくなる。
【０００５】
実施の形態が解決しようとする課題は、ポリシリコンをフューズに適用可能な信頼性の高い半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施の形態に係る半導体装置は、半導体基板に設けられたフューズとトランジスタとを備える。フューズは、半導体基板の分離領域上に設けられ、ダミーポリシリコン層に不純物を添加されたポリシリコン層と、分離領域上に設けられ、ダミーポリシリコン層に置換されて、ポリシリコン層と電気的に接続された電極層とを備える。トランジスタは、分離領域により電気的に分離された活性領域上に設けられ、電極層の積層構造を含む金属ゲートを備える。
【図面の簡単な説明】
【０００７】
実施の形態に係る半導体装置のフューズの平面図。
図１ＡのＩ－Ｉ線に沿う断面図。
実施の形態に係る半導体装置のフューズの第１の製造方法の平面図。
図２ＡのＩＩ－ＩＩ線に沿う断面図。
実施の形態に係る半導体装置のフューズの第１の製造方法の平面図。
図３ＡのＩＩＩ－ＩＩＩ線に沿う断面図。
実施の形態に係る半導体装置のフューズの第１の製造方法の平面図。
図４ＡのＩＶ－ＩＶ線に沿う断面図。
実施の形態に係る半導体装置のフューズの第１の製造方法の平面図。
図５ＡのＶ－Ｖ線に沿う断面図。
実施の形態に係る半導体装置のフューズの第１の製造方法の平面図。
図６ＡのＶＩ－ＶＩ線に沿う断面図。
実施の形態に係る半導体装置のフューズの第１の製造方法の平面図。
図７ＡのＶＩＩ－ＶＩＩ線に沿う断面図。
実施の形態に係る半導体装置のフューズの第１の製造方法の平面図。
図８ＡのＶＩＩＩ－ＶＩＩＩ線に沿う断面図。
実施の形態に係る半導体装置のフューズの第１の製造方法の平面図。
図９ＡのＩＸ－ＩＸ線に沿う断面図。
実施の形態に係る半導体装置のフューズの第１の製造方法の平面図。
図１０ＡのＸ－Ｘ線に沿う断面図。
実施の形態に係る半導体装置のフューズの第２の製造方法の平面図。
図１１ＡのＸＩ－ＸＩ線に沿う断面図。
実施の形態に係る半導体装置のフューズの第２の製造方法の平面図。
図１２ＡのＸＩＩ－ＸＩＩ線に沿う断面図。
実施の形態に係る半導体装置のフューズの第２の製造方法の平面図。
図１３ＡのＸＩＩＩ－ＸＩＩＩ線に沿う断面図。
コンタクトとポリシリコン層のパターン配置例１。
コンタクトとポリシリコン層のパターン配置例２。
コンタクトとポリシリコン層のパターン配置例３。
コンタクトとポリシリコン層のパターン配置例４。
コンタクトとポリシリコン層のパターン配置例５。
実施の形態の変形例１に係る半導体装置のフューズの断面図。
実施の形態の変形例２に係る半導体装置のフューズの断面図。
実施の形態の変形例３に係る半導体装置のフューズの断面図。
実施の形態の変形例４に係る半導体装置のフューズの断面図。
実施の形態の変形例５に係る半導体装置のフューズの平面図。
図１６ＡのＸＶＩーＸＶＩ線に沿う断面図。
実施の形態に係る半導体装置において、ＮＭＯＳトランジスタの平面図。
図１７ＡのＸＶＩＩーＸＶＩＩ線に沿う断面図。
実施の形態に係る半導体装置において、ＰＭＯＳトランジスタの平面図。
図１８ＡのＸＶＩＩＩーＸＶＩＩＩ線に沿う断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。以下の説明においては、ＸＹ平面に広がる半導体基板に垂直な方向をＺ方向、Ｚ方向に直交し、フューズとなるポリシリコン層の延伸する方向をＸ方向、Ｚ方向及びＸ方向に垂直な方向をＹ方向とする。
【０００９】
（半導体装置の構成）
図１Ａは、実施の形態に係る半導体装置のフューズ１の平面図である。図１Ｂは、図１ＡのＩ－Ｉ線に沿う断面図である。
【００１０】
実施の形態に係る半導体装置は、半導体基板１０に設けられたフューズ１とトランジスタとを備える。実施の形態に係る半導体装置は、高誘電率誘電体（ＨＫ：High-k）／メタルゲート（ＭＧ: Metal Gate）によるＨＫＭＧ技術とＲＭＧ技術を組み合わせた相補型金属酸化物半導体（ＣＭＯＳ:Complementary Metal Oxide Semiconductor）デバイス技術により、ポリシリコンフューズ（Poly Fuse）構造を実現している。
（【００１１】以降は省略されています）

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