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公開番号2025127693
公報種別公開特許公報(A)
公開日2025-09-02
出願番号2024024544
出願日2024-02-21
発明の名称制御装置、システム、方法、およびプログラム
出願人日本電気株式会社
代理人個人,個人
主分類G06F 11/20 20060101AFI20250826BHJP(計算;計数)
要約【課題】エラー処理のためにCPUに負荷がかからない制御装置、システム、方法およびプログラムを提供する。
【解決手段】中央処理装置CPU、メインメモリ、メモリミラー部、管理コントローラ、稼動系アクセラレータ及び待機系アクセラレータを有するシステムにおいて、制御装置である管理コントローラ40は、データを処理する稼働系アクセラレータの状態を示す情報を受信する受信部と、その情報が異常を示す場合に、データの処理を待機系アクセラレータに指示する指示部と、を備え、CPUと、稼働系アクセラレータ及び待機系アクセラレータを含む複数のアクセラレータとの間に接続され、情報が異常を示す場合に、使用可能なアクセラレータから待機系アクセラレータを選択する。
【選択図】図2
特許請求の範囲【請求項１】
データを処理する第１アクセラレータの状態を示す情報を受信し、前記情報が異常を示す場合に、前記データの処理を第２アクセラレータに指示するように構成された制御装置。
続きを表示（約 1,000 文字）【請求項２】
前記制御装置は、中央処理装置と、前記第１アクセラレータおよび前記第２アクセラレータを含む複数のアクセラレータとの間に接続される、請求項１に記載の制御装置。
【請求項３】
前記データの処理を第２アクセラレータに指示することは、前記第１アクセラレータが処理するために使用した処理データを前記第２アクセラレータのメモリにコピーすることを含む、請求項１に記載の制御装置。
【請求項４】
前記制御装置は、メモリを備え、
前記制御装置は、前記第１アクセラレータが処理するために使用した処理データを、前記制御装置のメモリに記憶するようにさらに構成された、請求項１に記載の制御装置。
【請求項５】
前記情報が異常を示す場合に、使用可能なアクセラレータから前記第２アクセラレータを選択するようにさらに構成された、請求項１に記載の制御装置。
【請求項６】
前記第２アクセラレータの状態を示す情報を受信するようにさらに構成された、請求項１に記載の制御装置。
【請求項７】
中央処理装置と、メインメモリと、メモリミラー部と、第１アクセラレータおよび第２アクセラレータを含む複数のアクセラレータと、請求項１から６のいずれか一項に記載の制御装置と、を備え、
前記メモリミラー部は、前記中央処理装置が前記メインメモリから前記第１アクセラレータのメモリにデータをコピーするときに、前記データをあらかじめ設定された別のアドレスにもコピーするように構成され、
前記第１アクセラレータは、前記データを処理する前記第１アクセラレータの状態を示す情報を前記制御装置に送信するように構成された、システム。
【請求項８】
前記あらかじめ設定された別のアドレスは、前記制御装置のメモリのアドレスである、請求項７に記載のシステム。
【請求項９】
アクセラレータを管理する制御装置が、データを処理する第１アクセラレータの状態を示す情報を受信し、前記情報が異常を示す場合に、前記データの処理を第２アクセラレータに指示する、方法。
【請求項１０】
コンピュータに、データを処理する第１アクセラレータの状態を示す情報を受信させ、前記情報が異常を示す場合に、前記データの処理を第２アクセラレータに指示させるためのプログラム。

発明の詳細な説明【技術分野】
【０００１】
本開示は、アクセラレータを管理するための制御装置、システム、方法、およびプログラムに関する。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
関連する技術では、情報処理装置にアクセラレータを付加することで、本来プロセッサが実行する処理の一部をそのアクセラレータに分散させる技術が知られている。例えば、プロセッサを持つサーバに、アクセラレータとしてＧＰＵ（Graphics Processing Unit）を付加して、プロセッサが実行するプログラム処理の一部をＧＰＵが処理することで処理速度の向上を図るという技術がある。
【０００３】
アクセラレータの処理中にアクセラレータで故障が発生すると、リトライするまでに時間がかかり、人手も必要なため、その時間の短縮と労力の削減が求められていた。例えば、特許文献１には、ＦＰＧＡ（Field Programmable Gate Array）に障害が発生した場合にＦＰＧＡがホストプロセッサに通知し、ホストプロセッサが別のＦＰＧＡに処理を指示する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
国際公開第２０１６／１３５８７５号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された技術は、ＣＰＵ自体がＦＰＧＡを管理し、リトライの仕組みを備える必要があり、エラー処理のためにＣＰＵに負荷がかかる。
【０００６】
本開示の目的は、上述の課題を解決する、制御装置、システム、方法、およびプログラムを提供することにある。
【課題を解決するための手段】
【０００７】
本開示の一態様に係る制御装置は、データを処理する第１アクセラレータの状態を示す情報を受信し、その情報が異常を示す場合に、データの処理を第２アクセラレータに指示するように構成される。
【０００８】
本開示の一態様に係るシステムは、中央処理装置と、メインメモリと、メモリミラー部と、第１アクセラレータおよび第２アクセラレータを含む複数のアクセラレータと、上記の制御装置を備え、メモリミラー部は、中央処理装置がメインメモリから第１アクセラレータのメモリにデータをコピーするときに、データをあらかじめ設定された別のアドレスにもコピーするように構成され、第１アクセラレータは、データを処理する第１アクセラレータの状態を示す情報を制御装置に送信するように構成される。
【０００９】
本開示の一態様に係る方法は、アクセラレータを管理する制御装置が、データを処理する第１アクセラレータの状態を示す情報を受信し、その情報が異常を示す場合に、データの処理を第２アクセラレータに指示する。
【００１０】
本開示の一態様に係るプログラムは、コンピュータに、データを処理する第１アクセラレータの状態を示す情報を受信させ、その情報が異常を示す場合に、データの処理を第２アクセラレータに指示させる。
【発明の効果】
（【００１１】以降は省略されています）

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