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公開番号2025137575
公報種別公開特許公報(A)
公開日2025-09-19
出願番号2025116132,2024105090
出願日2025-07-09,2010-11-16
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類H10D 86/40 20250101AFI20250911BHJP()
要約【課題】新規な不揮発性のラッチ回路及びそれを用いた半導体装置を提供する。
【解決手段】第1の素子の出力が第2の素子の入力に電気的に接続され、第2の素子の出
力が第1の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッチ部の
データを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不揮発性
のラッチ回路が構成される。データ保持部は、チャネル形成領域を構成する半導体材料と
して酸化物半導体を用いたトランジスタをスイッチング素子として用いている。またこの
トランジスタのソース電極又はドレイン電極に電気的に接続されたインバータを有してい
る。上記トランジスタを用いて、ラッチ部に保持されているデータをインバータのゲート
容量あるいは別に用意した容量に書き込むことができる。
【選択図】図1
特許請求の範囲【請求項１】
第１の回路と、第２の回路と、第１のトランジスタと、第２のトランジスタ、第３のトランジスタと、容量と、第１の配線と、第２の配線と、を有し、
前記第１の回路の出力は、前記第２の回路の入力と電気的に接続され、
前記第２の回路の出力は、前記第１の回路の入力と電気的に接続され、
前記第１の回路の入力は、前記第１の配線と電気的に接続され、
前記第１の回路の出力は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記容量の電極、前記第２のトランジスタのゲート、及び前記第３のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方及び前記第３のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第１のトランジスタは、酸化物半導体を有し、
前記第２のトランジスタ及び前記第３のトランジスタは、シリコンを有する半導体装置。

発明の詳細な説明【技術分野】
【０００１】
開示する発明は、電源を切っても記憶している論理状態が消えない不揮発性の論理回路及
びそれを用いた半導体装置に関する。特に、不揮発性のラッチ回路及びそれを用いた半導
体装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
電源を切っても記憶が消えない「不揮発」という性質を論理回路に取り入れた不揮発性ロ
ジックを集積した集積回路が提案されている。例えば、強誘電体素子を用いた不揮発性の
ラッチ回路が不揮発性ロジックとして提案されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２００３／０４４９５３号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、強誘電体素子を用いた不揮発性のラッチ回路は、書き換え回数の信頼性や低電圧
化に課題がある。また、強誘電体素子は、素子に印加される電界によって分極し、この分
極が残ることで情報を記憶する。しかし、この残留分極が小さいと、ばらつきの影響が大
きくなったり、高精度の読み出し回路が必要になったりする。
【０００５】
このような問題に鑑み本発明の一形態は、新規な不揮発性のラッチ回路及びそれを用いた
半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００６】
本発明の一形態は、第１の素子の出力が第２の素子の入力に電気的に接続され、第２の素
子の出力が第１の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッ
チ部のデータを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不
揮発性のラッチ回路が構成されるものである。データ保持部は、チャネル形成領域を構成
する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用い
ている。またこのトランジスタのソース電極又はドレイン電極に電気的に接続されたイン
バータを有している。上記トランジスタを用いて、ラッチ部に保持されているデータをイ
ンバータのゲート容量あるいは別に用意した容量に書き込むことができる。また、上記ト
ランジスタを用いて、インバータのゲート容量あるいは別に用意した容量に書き込んだデ
ータを保持することができる。
【０００７】
すなわち、本発明の一形態は、ラッチ部と、ラッチ部のデータを保持するデータ保持部と
を有している。データ保持部は、トランジスタと、インバータとを有し、トランジスタの
チャネル形成領域は、酸化物半導体層を有し、トランジスタのソース電極及びドレイン電
極の一方は、出力信号が与えられる配線に電気的に接続され、トランジスタのソース電極
及びドレイン電極の他方は、インバータの入力に電気的に接続され、インバータの出力は
、入力信号が与えられる配線に電気的に接続されることにより不揮発性のラッチ回路が構
成されるものである。
【０００８】
上記において、データ保持部はトランジスタとインバータの他に容量を有することができ
る。上記容量は、ラッチ部に保持されているデータの書き込み及び保持に用いることがで
きる。上記容量の一方の電極は、トランジスタのソース電極及びドレイン電極の他方に電
気的に接続して用いることができる。
【０００９】
上記において、ラッチ部は、第１の素子と、第２の素子とを有し、第１の素子の出力は第
２の素子の入力に電気的に接続され、第２の素子の出力は第１の素子の入力に電気的に接
続されるループ構造を有している。また、第１の素子の入力は、入力信号が与えられる配
線に電気的に接続され、第１の素子の出力は、出力信号が与えられる配線に電気的に接続
された構造を有している。例えば、第１の素子としてインバータを用い、第２の素子とし
てインバータを用いることができる。また例えば、第１の素子としてＮＡＮＤを用い、第
２の素子としてクロックドインバータを用いることができる。
【００１０】
上記において、トランジスタは、ラッチ部に保持されているデータを、データ保持部のイ
ンバータのゲート容量あるいは別に用意した容量に書き込む機能を有している。また、ト
ランジスタは、データ保持部のインバータのゲート容量あるいは別に用意した容量に書き
込んだデータを保持させる機能を有している。
（【００１１】以降は省略されています）

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