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公開番号2024125387
公報種別公開特許公報(A)
公開日2024-09-18
出願番号2024104630,2022578908
出願日2024-06-28,2022-02-18
発明の名称NANDフラッシュメモリ用の放電回路
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類G11C 16/14 20060101AFI20240910BHJP(情報記憶)
要約【課題】本開示は、消去動作後にメモリデバイスを放電する方法を提供する。
【解決手段】この方法は、メモリデバイスのソース線を接地するステップと、放電トランジスタのゲート端子とソース線との間の電圧差を一定に維持することにより、メモリデバイスのビット線をソース線に接続するために、放電トランジスタをオンにするステップと、を含む。この方法はまた、ソース線の電位を第1の所定の値と比較するステップと、ソース線の電位が第1の所定の値よりも低い場合、放電トランジスタのゲート端子をフローティングにするステップと、を含む。
【選択図】図5
特許請求の範囲【請求項１】
消去動作後にメモリデバイスを放電するための放電回路であって、
前記メモリデバイスのビット線とソース線とを接続する放電トランジスタと、
前記ソース線に接続され、前記ソース線の電位を所定の値と比較するように構成されたソース線検出回路と、
前記放電トランジスタと前記ソース線との間の一定の電圧差を維持するように構成されたゲート放電回路であって、前記放電トランジスタと前記ソース線に印加される前記一定の電圧差が前記放電トランジスタをスイッチオンする、ゲート放電回路と、
を備える、放電回路。
続きを表示（約 990 文字）【請求項２】
前記放電トランジスタが金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、
前記ＭＯＳＦＥＴのゲート端子が前記ゲート放電回路に接続されており、
前記ＭＯＳＦＥＴのソース端子が前記ソース線に接続されており、
前記ＭＯＳＦＥＴのドレイン端子が前記ビット線に接続されている、
請求項１に記載の放電回路。
【請求項３】
前記ゲート放電回路が、直列に接続されたダイオードのセットを含む、請求項１に記載の放電回路。
【請求項４】
前記ダイオードのセットの各々が、前記一定の電圧差が調整可能であるようにスイッチと並列に接続される、請求項３に記載の放電回路。
【請求項５】
前記ゲート放電回路は、前記ダイオードのセットと直列に接続されたスイッチングトランジスタをさらに含む、請求項３に記載の放電回路。
【請求項６】
前記ゲート放電回路は、前記スイッチングトランジスタをオンにするためのスイッチング電圧を提供するように構成された電圧レベルシフタをさらに含む、請求項５に記載の放電回路。
【請求項７】
前記ダイオードのセットは、実効ダイオードとして構成されたＭＯＳＦＥＴを含み、前記ＭＯＳＦＥＴのゲート端子は、前記ＭＯＳＦＥＴのドレイン端子に接続される、請求項３に記載の放電回路。
【請求項８】
前記ＭＯＳＦＥＴがｐチャネルＭＯＳＦＥＴである、請求項７に記載の放電回路。
【請求項９】
前記ソース線検出回路が、
演算増幅器と、
抵抗分圧器と、
前記抵抗分圧器と並列に接続されたキャパシタであって、
前記キャパシタの第１の端部と前記抵抗分圧器とが接続されており、
前記キャパシタの第２の端部と前記抵抗分圧器とが接地されている、
キャパシタと、
を含む、請求項１に記載の放電回路。
【請求項１０】
前記ソース線検出回路が、前記キャパシタの前記第１の端部と前記抵抗分圧器とを電源に接続するプルアップトランジスタをさらに備え、前記プルアップトランジスタが前記演算増幅器の出力によって制御される、
請求項９に記載の放電回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、一般に、半導体技術の分野に関し、より詳細には、ＮＡＮＤフラッシュメモリ用の放電回路に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
製造コストを削減し、記憶密度を高めるために、メモリデバイスがより小さなダイサイズに縮小するにつれて、プロセス技術の制限と信頼性の問題により、プレーナメモリセルのスケーリングが課題に直面している。３次元（３Ｄ）メモリアーキテクチャは、平面メモリセルの密度と性能の制限に対処できる。
【０００３】
３ＤＮＡＮＤフラッシュメモリでは、メモリアレイは、基板上に垂直に配置された複数のメモリストリングを含むことができ、各メモリストリングは、垂直に積み重ねられた複数のメモリセルを有する。そのため、単位面積あたりの記憶密度を大幅に向上させることができる。
【０００４】
プログラムおよび読み取り動作は、メモリページ内のワード線を共有するすべてのメモリセルに対して実行され得るが、通常、消去動作は、共通のソース線を共有するメモリブロック内のすべてのメモリセルに対して実行される。消去動作中、共通ソース線または基板のｎウェルに消去電圧（約２０Ｖ）を印加され得、ワード線が接地され得る。メモリストリングのチャネル層の電位は下から上に徐々に上げられ得る。
【０００５】
垂直に積み重ねられたメモリセルの数の増加に伴い、消去速度を向上させるために、メモリストリングの上部にあるビット線にも消去電圧が印加され得る。さらに、メモリストリング内のチャネル層の電位が消去電圧にすばやく到達できるように、ゲート誘起ドレインリーク（ＧＩＤＬ：ｇａｔｅ－ｉｎｄｕｃｅｄ－ｄｒａｉｎ－ｌｅａｋａｇｅ）電流を導入して消去動作を支援することができる。消去動作の後、ＧＩＤＬ電流を除去し、共通ソース線とビット線の高電位を放電する必要がある。放電は、共通ソース線と対応するビット線との間に接続された放電トランジスタを介して行うことができるが、放電動作のタイミングが重要である。
【発明の概要】
【課題を解決するための手段】
【０００６】
ＮＡＮＤフラッシュメモリを放電するための放電回路および方法の実施形態が、本開示において説明される。
【０００７】
本開示の一態様は、消去動作後にメモリデバイスを放電するための放電回路を提供する。放電回路は、メモリデバイスのビット線とソース線とを接続する放電トランジスタを含む。放電回路は、ソース線に接続され、ソース線の電位を所定の値と比較するように構成されたソース線検出回路も含む。放電回路は、放電トランジスタとソース線との間の一定の電圧差を維持するように構成されたゲート放電回路であって、放電トランジスタとソース線に印加される一定の電圧差は、放電トランジスタをスイッチオンする、ゲート放電回路、をさらに含む。
【０００８】
いくつかの実施形態では、放電トランジスタは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴのゲート端子はゲート放電回路に接続されている。ＭＯＳＦＥＴのソース端子はソース線に接続されており、ＭＯＳＦＥＴのドレイン端子はビット線に接続されている。
【０００９】
いくつかの実施形態では、ゲート放電回路は、直列に接続されたダイオードのセットを含む。
【００１０】
いくつかの実施形態では、ゲート放電回路は、ダイオードのセットと直列に接続されたスイッチングトランジスタをさらに含む。
（【００１１】以降は省略されています）

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