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公開番号2025066184
公報種別公開特許公報(A)
公開日2025-04-22
出願番号2025017565,2023126900
出願日2025-02-05,2019-01-02
発明の名称メモリデバイス形成方法、及び、メモリデバイス
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人
主分類H10B 43/50 20230101AFI20250415BHJP()
要約【課題】より適切な3Dメモリデバイスを提供する。
【解決手段】階段貫通コンタクト(TSC)を有する三次元(3D)メモリデバイスが開示される。一例では、3Dメモリデバイス(100)は、インターリーブされた導電層(導体層110)及び誘電体層112を有するメモリスタック104であって、階段領域(外側領域118)内の階段を有するメモリスタック104と、階段領域内のメモリスタック104を通って延在する階段貫通コンタクト(TSC136)であって、TSC136が第1の導体層(導体層140)と、第1の導体層を取り囲む第1のスペーサ(スペーサ138)とを有し、TSC136の第1の導体層が第1のスペーサによってメモリスタック104の導電層から絶縁されている、TSC136とを備える。
【選択図】図1
特許請求の範囲【請求項１】
インターリーブされた導電層及び誘電体層を有するメモリスタックであって、階段領域内の階段を有するメモリスタックと、
前記階段領域内の前記メモリスタックを通って延在する階段貫通コンタクト（ＴＳＣ）であって、前記ＴＳＣが第１の導体層と、前記第１の導体層を取り囲む第１のスペーサとを有し、前記ＴＳＣの前記第１の導体層が前記第１のスペーサによって前記メモリスタックの前記導電層から絶縁されている、ＴＳＣとを備える、
三次元（３Ｄ）メモリデバイス。
続きを表示（約 750 文字）【請求項２】
前記第１のスペーサは、誘電体材料を有する、
請求項１に記載の３Ｄメモリデバイス。
【請求項３】
前記階段領域に隣接するコアアレイ領域内の前記メモリスタックを通って延在するチャネル構造をさらに備える、
請求項１に記載の３Ｄメモリデバイス。
【請求項４】
前記ＴＳＣは、前記チャネル構造よりも少ない数の前記メモリスタックの前記導電層及び誘電体層を通って垂直に延在する、
請求項３に記載の３Ｄメモリデバイス。
【請求項５】
前記メモリスタックが形成される第１の基板をさらに備える、
請求項１に記載の３Ｄメモリデバイス。
【請求項６】
前記第１の基板は、シリコンを含み、
前記ＴＳＣは、前記第１の基板に接触する、
請求項５に記載の３Ｄメモリデバイス。
【請求項７】
前記メモリスタックの外側の周辺コンタクトであって、前記周辺コンタクトが第２の導体層と、前記第２の導体層を取り囲む第２のスペーサとを有する周辺コンタクトをさらに備える、
請求項１に記載の３Ｄメモリデバイス。
【請求項８】
前記階段領域内の前記メモリスタックの前記導電層の１つに接触するワード線コンタクトをさらに備える、
請求項１に記載の３Ｄメモリデバイス。
【請求項９】
前記ワード線コンタクトの断面及び前記ＴＳＣの断面は、同じ形状を有する、
請求項８に記載の３Ｄメモリデバイス。
【請求項１０】
前記ＴＳＣの断面は、円の形状を有する、
請求項１に記載の３Ｄメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さいサイズにスケーリングされる。しかしながら、メモリセルの特徴サイズが下限に近づくにつれて、平面プロセスおよび製造技法は困難になり、費用がかかるようになる。その結果、平面メモリセルのメモリ密度は上限に近づく。
【０００３】
３Ｄメモリアーキテクチャは、平面メモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスとを含む。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の３Ｄメモリデバイスには、改善の余地がある。そこで、本明細書では、より適切な３Ｄメモリデバイスを提供する。
【課題を解決するための手段】
【０００５】
本明細書では、３Ｄメモリデバイスの実施形態が開示される。
【０００６】
一例では、３Ｄメモリデバイスは、インターリーブされた導電層及び誘電体層を有するメモリスタックであって、階段領域内の階段を有するメモリスタックと、前記階段領域内の前記メモリスタックを通って延在する階段貫通コンタクト（ＴＳＣ）であって、前記ＴＳＣが第１の導体層と、前記第１の導体層を取り囲む第１のスペーサとを有し、前記ＴＳＣの前記第１の導体層が前記第１のスペーサによって前記メモリスタックの前記導電層から絶縁されている、ＴＳＣとを備える。
【０００７】
別の例では、３Ｄメモリデバイスは、インターリーブされた導電層及び誘電体層を有するメモリスタックと、第１の領域内の前記メモリスタックを通って延在するチャネル構造と、前記第１の領域とは異なる第２の領域内の前記メモリスタックを通って延在する階段貫通コンタクト（ＴＳＣ）であって、前記チャネル構造よりも少ない数の前記メモリスタックの前記導電層及び誘電体層を通って延在し、導体層と前記導体層を横方向に取り囲むスペーサとを有する、ＴＳＣとを備える。
【０００８】
異なる例では、３Ｄメモリデバイスは、インターリーブされた導電層及び誘電体層を有するメモリスタックであって、階段領域内の階段を有するメモリスタックと、前記階段領域内の前記メモリスタックの前記導電層の１つに接触するワード線コンタクトと、前記階段領域内の前記メモリスタックを通って延在する階段貫通コンタクト（ＴＳＣ）であって、前記ＴＳＣ及び前記ワード線コンタクトが同じ材料を有する導体層をそれぞれ有する、ＴＳＣとを備える。
【０００９】
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、本明細書とともに、さらに、本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのに役立つ。
【発明の効果】
【００１０】
本明細書によれば、より適切な３Ｄメモリデバイスが提供される。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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