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公開番号2025108425
公報種別公開特許公報(A)
公開日2025-07-23
出願番号2025040317,2023557780
出願日2025-03-13,2021-03-22
発明の名称3次元のメモリデバイスおよびそれを形成するための方法
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20250715BHJP()
要約【課題】3次元(3D)メモリデバイスおよびそれを形成するための方法が開示されている。
【解決手段】特定の態様では、3Dメモリデバイスは、インターリーブされた導電性層および誘電体層を含むスタック構造体と、ドープされた半導体層と、チャネル構造体とを含み、チャネル構造体は、スタック構造体を通って延在し、ドープされた半導体層と接触している。チャネル構造体は、第1の方向に沿って複合誘電体フィルムおよび半導体チャネルを含む。複合誘電体フィルムは、第1の方向に対して垂直の第2の方向に沿ってゲート誘電体部分およびメモリ部分を含む。ゲート誘電体部分の一部は、第1の方向に沿って、ドープされた半導体層の最も近くにある導電性層のうちの1つに面している。
【選択図】図1A
特許請求の範囲【請求項１】
３次元（３Ｄ）メモリデバイスであって、前記３Ｄメモリデバイスは、
インターリーブされた導電性層および誘電体層を含むスタック構造体と、
ドープされた半導体層と、
チャネル構造体であって、前記チャネル構造体は、前記スタック構造体を通って延在し、前記ドープされた半導体層と接触しており、前記チャネル構造体は、第１の方向に沿って複合誘電体フィルムおよび半導体チャネルを含み、前記複合誘電体フィルムは、前記第１の方向に対して垂直の第２の方向に沿ってゲート誘電体部分およびメモリ部分を含み、前記ゲート誘電体部分の一部は、前記第１の方向に沿って、前記ドープされた半導体層の最も近くにある前記導電性層のうちの１つに面している、チャネル構造体と
を含む、３Ｄメモリデバイス。
続きを表示（約 940 文字）【請求項２】
前記複合誘電体フィルムの前記メモリ部分は、前記第１の方向に沿ってスタックしている、ブロッキング層、ストレージ層、およびトンネリング層を含み、
前記複合誘電体フィルムの前記ゲート誘電体部分は、第１のゲート誘電体層、第２のゲート誘電体層、および第３のゲート誘電体層を含む、請求項１に記載の３Ｄメモリデバイス。
【請求項３】
前記ブロッキング層および前記第１のゲート誘電体層は、同じ誘電材料を含み、
前記トンネリング層および前記第３のゲート誘電体層は、同じ誘電材料を含み、
前記ストレージ層および前記第２のゲート誘電体層は、異なる誘電材料を含む、請求項２に記載の３Ｄメモリデバイス。
【請求項４】
前記ストレージ層は、窒化ケイ素を含む、請求項２に記載の３Ｄメモリデバイス。
【請求項５】
前記ブロッキング層、前記トンネリング層、ならびに、前記第１および第３のゲート誘電体層のそれぞれは、酸化ケイ素を含む、請求項３または４に記載の３Ｄメモリデバイス。
【請求項６】
前記第１の、第２の、および第３の誘電体層は、同じ誘電材料を含む、請求項２に記載の３Ｄメモリデバイス。
【請求項７】
前記導電性層のうちの１つは、ソース選択ゲートラインを含む、請求項１から６のいずれか一項に記載の３Ｄメモリデバイス。
【請求項８】
前記半導体チャネルは、ドープされた部分を含み、
前記ドープされた部分の一部は、前記第１の方向に沿って、前記ドープされた半導体層の最も近くにある前記導電性層のうちの前記１つに面している、請求項１から７のいずれか一項に記載の３Ｄメモリデバイス。
【請求項９】
前記半導体チャネルの前記ドープされた部分および前記ドープされた半導体層は、Ｎ型のドープされたポリシリコンをそれぞれ含む、請求項８に記載の３Ｄメモリデバイス。
【請求項１０】
前記スタック構造体と前記ドープされた半導体層との間に充填層をさらに含む、請求項１から９のいずれか一項に記載の３Ｄメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、３次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
続きを表示（約 3,500 文字）【背景技術】
【０００２】
平面的なメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さなサイズにスケーリングされる。しかし、メモリセルのフィーチャサイズが下限に接近するとき、平面的なプロセスおよび製作技法は、困難になり、コストがかかるようになる。結果として、平面的なメモリセルのためのメモリ密度は、上限に接近する。
【０００３】
３Ｄメモリアーキテクチャは、平面的なメモリセルにおける密度制限に対処することが可能である。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへのおよびメモリアレイからの信号を制御するための周辺デバイスとを含む。
【発明の概要】
【課題を解決するための手段】
【０００４】
１つの態様では、３Ｄメモリデバイスは、インターリーブされた導電性層および誘電体層を含むスタック構造体と、ドープされた半導体層と、チャネル構造体とを含み、チャネル構造体は、スタック構造体を通って延在し、ドープされた半導体層と接触している。チャネル構造体は、第１の方向に沿って複合誘電体フィルムおよび半導体チャネルを含む。複合誘電体フィルムは、第１の方向に対して垂直の第２の方向に沿ってゲート誘電体部分およびメモリ部分を含む。ゲート誘電体部分の一部は、第１の方向に沿って、ドープされた半導体層の最も近くにある導電性層のうちの１つに面している。
【０００５】
別の態様において、３Ｄメモリデバイスは、インターリーブされた導電性層および誘電体層を含むスタック構造体と、スタック構造体を通って延在するチャネル構造体とを含む。導電性層は、１つまたは複数のソース選択ゲートラインおよび複数のワードラインを含む。チャネル構造体は、第１の方向に沿って複合誘電体フィルムおよび半導体チャネルを含む。複合誘電体フィルムは、第１の方向に対して垂直の第２の方向に沿ってゲート誘電体部分およびメモリ部分を含む。ゲート誘電体部分の一部は、第１の方向に沿って、１つまたは複数のソース選択ゲートラインに面している。半導体チャネルは、ドープされた部分を含む。ドープされた部分の一部は、第１の方向に沿って、１つまたは複数のソース選択ゲートラインに面している。
【０００６】
さらに別の態様において、システムは、データを記憶するように構成されている３Ｄメモリデバイスと、３Ｄメモリデバイスに連結されているコントローラ回路とを含む。３Ｄメモリデバイスは、インターリーブされた導電性層および誘電体層を含むスタック構造体と、スタック構造体を通って延在するチャネル構造体とを含む。導電性層は、１つまたは複数のソース選択ゲートラインおよび複数のワードラインを含む。チャネル構造体は、第１の方向に沿って複合誘電体フィルムおよび半導体チャネルを含む。複合誘電体フィルムは、第１の方向に対して垂直の第２の方向に沿ってゲート誘電体部分およびメモリ部分を含む。ゲート誘電体部分の一部は、第１の方向に沿って、１つまたは複数のソース選択ゲートラインに面している。半導体チャネルは、ドープされた部分を含む。ドープされた部分の一部は、第１の方向に沿って、１つまたは複数のソース選択ゲートラインに面している。コントローラ回路は、導電性層を介して複合誘電体フィルムを動作させるように構成されている。
【０００７】
さらなる別の態様において、３Ｄメモリデバイスを形成するための方法が提供される。充填層が、基板の上方に形成される。スタック構造体が、充填層の上方に形成される。スタック構造体および充填層を通ってそれらを越えて延在するチャネル構造体が形成される。チャネル構造体は、第１の誘電体層、第２の誘電体層、第３の誘電体層、および半導体チャネルを含む。基板および充填層を越えて延在するチャネル構造体の一部が、チャネル構造体の一部を露出させるために、シーケンシャルに除去される。チャネル構造体の第２の誘電体層の一部が、第２の誘電体層とは異なる誘電材料を含む第４の誘電体層と交換される。
【０００８】
添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の態様を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。
【図面の簡単な説明】
【０００９】
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスの断面の側面図である。
本開示のいくつかの態様による、別の例示的な３Ｄメモリデバイスの断面の側面図である。
本開示のいくつかの態様による、図１Ａの３Ｄメモリデバイスの中の例示的なチャネル構造体の断面の拡大側面図である。
本開示のいくつかの態様による、図１Ａの３Ｄメモリデバイスの中の別の例示的なチャネル構造体の断面の拡大側面図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、別の例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。
本開示のいくつかの態様による、３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。
本開示のいくつかの態様による、３Ｄメモリデバイスを形成するための別の例示的な方法のフローチャートである。
本開示のいくつかの態様による、３Ｄメモリデバイスを有する例示的なシステムのブロック図である。
本開示のいくつかの態様による、３Ｄメモリデバイスを有する例示的なメモリカードのダイアグラムである。
本開示のいくつかの態様による、３Ｄメモリデバイスを有する例示的なソリッドステートドライブ（ＳＳＤ）のダイアグラムである。
【発明を実施するための形態】
【００１０】
本開示が、添付の図面を参照して説明されることとなる。
（【００１１】以降は省略されています）

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