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公開番号2025089084
公報種別公開特許公報(A)
公開日2025-06-12
出願番号2023204065
出願日2023-12-01
発明の名称増幅回路
出願人住友電気工業株式会社
代理人弁理士法人片山特許事務所
主分類H03F 1/02 20060101AFI20250605BHJP(基本電子回路)
要約【課題】特性の劣化を抑制することが可能な増幅回路を提供する。
【解決手段】増幅回路は、入力信号を第1信号と第1信号より位相を90°遅らせた第2信号とに分配する分配器16と、第1信号を増幅し、増幅した第1信号を第3信号として第1ノードに出力する第1アンプと、第2信号を増幅し、増幅した第2信号を第4信号として第2ノードに出力する第2アンプと、第1ノードと第2ノードを接続する第1インダクタと、第1ノードと第3ノードとを接続する第2インダクタと、第3ノードと、第4信号と第4信号より位相を90°遅らせた第3信号とが合成された出力信号を出力する第4ノードと、を接続する第3インダクタと、第2ノードと第4ノードとを接続する第4インダクタと、第3ノードにシャント接続された第1キャパシタと、第4ノードにシャント接続された第2キャパシタと、第1インダクタおよび第3インダクタのインダクタンスは、第2インダクタおよび第4インダクタのインダクタンスより大きい。
【選択図】図1
特許請求の範囲【請求項１】
入力信号を第１信号と前記第１信号より位相を９０°遅らせた第２信号とに分配する分配器と、
前記第１信号を増幅し、増幅した前記第１信号を第３信号として第１ノードに出力する第１アンプと、
前記第２信号を増幅し、増幅した前記第２信号を第４信号として第２ノードに出力する第２アンプと、
前記第１ノードと前記第２ノードを接続する第１インダクタと、
前記第１ノードと第３ノードとを接続する第２インダクタと、
前記第３ノードと、前記第４信号と前記第４信号より位相を９０°遅らせた第３信号とが合成された出力信号を出力する第４ノードと、を接続する第３インダクタと、
前記第２ノードと前記第４ノードとを接続する第４インダクタと、
前記第３ノードにシャント接続された第１キャパシタと、
前記第４ノードにシャント接続された第２キャパシタと、
前記第１インダクタおよび前記第３インダクタのインダクタンスは、前記第２インダクタおよび前記第４インダクタのインダクタンスより大きい増幅回路。
続きを表示（約 1,400 文字）【請求項２】
前記第１インダクタおよび前記第３インダクタのインダクタンスは、前記第２インダクタおよび前記第４インダクタのインダクタンスの０．８×√２以上かつ１．２×√２以下である請求項１に記載の増幅回路。
【請求項３】
前記第１ノードおよび前記第２ノードには、リアクタンス素子はシャント接続されていない請求項１または請求項２に記載の増幅回路。
【請求項４】
動作帯域の中心周波数をｆｏ、基準インピーダンスをＺｏとしたとき、
前記第１アンプの出力ノードの第１接地キャパシタンス、前記第２アンプの出力ノードの第２接地キャパシタンス、前記第１キャパシタおよび前記第２キャパシタのキャパシタンスＣ０は、１／（２πｆｏ×Ｚｏ）＋１／（２πｆｏ×Ｚｏ／√２）の０．８倍以上かつ１．２倍以下であり、
前記第１インダクタおよび前記第３インダクタのインダクタンスは、Ｚｏ／（２πｆｏ）の０．８倍以上かつ１．２倍以下であり、
前記第２インダクタおよび前記第４インダクタのインダクタンスは、Ｚｏ／（√２×（２πｆｏ））の０．８倍以上かつ１．２倍以下である請求項３に記載の増幅回路。
【請求項５】
前記第１ノードにシャント接続された第１リアクタンス素子と、
前記第２ノードにシャント接続された第２リアクタンス素子と、
を備える請求項１または請求項２に記載の増幅回路。
【請求項６】
動作帯域の中心周波数をｆｏ、基準インピーダンスをＺｏとしたとき、
前記第１アンプの出力ノードの第１接地キャパシタンスと前記第１リアクタンス素子とを合成したキャパシタンス成分、前記第２アンプの出力ノードの第２接地キャパシタンスと前記第２リアクタンス素子とを合成したキャパシタンス成分、前記第１キャパシタおよび前記第２キャパシタのキャパシタンスＣ０は、１／（２πｆｏ×Ｚｏ）＋１／（２πｆｏ×Ｚｏ／√２）の０．８倍以上かつ１．２倍以下であり、
前記第１インダクタおよび前記第３インダクタのインダクタンスは、Ｚｏ／（２πｆｏ）の０．８倍以上かつ１．２倍以下であり、
前記第２インダクタおよび前記第４インダクタのインダクタンスは、Ｚｏ／（√２×（２πｆｏ））の０．８倍以上かつ１．２倍以下である請求項５に記載の増幅回路。
【請求項７】
前記第１アンプと、前記第１ノードに対応する第１パッドと、を備える第１半導体チップと、
前記第２アンプと、前記第２ノードに対応する第２パッドと、を備える第２半導体チップと、
を備え、
前記第１インダクタは、前記第１パッドに第１端が接続された第１ボンディングワイヤを含む請求項１または請求項２に記載の増幅回路。
【請求項８】
前記第１ボンディングワイヤの第２端は前記第２パッドに接続されている請求項７に記載の増幅回路。
【請求項９】
前記第１インダクタは、前記第２パッドに第１端が接続された第２ボンディングワイヤを含む請求項７に記載の増幅回路。
【請求項１０】
前記第１パッドと前記第１キャパシタとを接続し、前記第２インダクタに対応する第３ボンディングワイヤと、
前記第２パッドと前記第２キャパシタとを接続し、前記第４インダクタに対応する第４ボンディングワイヤと、
を備える請求項７に記載の増幅回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、増幅回路に関する。
続きを表示（約 4,100 文字）【背景技術】
【０００２】
マイクロ波等の高周波信号を増幅する増幅回路として、平衡増幅器（バランスアンプ）が知られている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
特表２０２２－５０６３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、増幅器とカプラを接続する線路に起因する損失が生じる。また、増幅器４および５の出力端における接地キャパシタンスに起因して、帯域が狭くなる。
【０００５】
本開示は、上記課題に鑑みなされたものであり、特性の劣化を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一実施形態は、入力信号を第１信号と前記第１信号より位相を９０°遅らせた第２信号とに分配する分配器と、前記第１信号を増幅し、増幅した前記第１信号を第３信号として第１ノードに出力する第１アンプと、前記第２信号を増幅し、増幅した前記第２信号を第４信号として第２ノードに出力する第２アンプと、前記第１ノードと前記第２ノードを接続する第１インダクタと、前記第１ノードと第３ノードとを接続する第２インダクタと、前記第３ノードと、前記第４信号と前記第４信号より位相を９０°遅らせた第３信号とが合成された出力信号を出力する第４ノードと、を接続する第３インダクタと、前記第２ノードと前記第４ノードとを接続する第４インダクタと、前記第３ノードにシャント接続された第１キャパシタと、前記第４ノードにシャント接続された第２キャパシタと、前記第１インダクタおよび前記第３インダクタのインダクタンスは、前記第２インダクタおよび前記第４インダクタのインダクタンスより大きい増幅回路である。
【発明の効果】
【０００７】
本開示によれば、特性の劣化を抑制することができる。
【図面の簡単な説明】
【０００８】
図１は、実施例１に係る増幅回路の回路図である。
図２は、集中定数型ブランチラインカプラの回路図である。
図３は、分布定数型ブランチラインカプラの回路図である。
図４は、比較例１に係る増幅回路の回路図である。
図５は、実施例１における合成器およびアンプの実装例１を示す平面図である。
図６は、実施例１における合成器およびアンプの実装例２を示す平面図である。
図７は、実施例２に係る増幅回路の回路図である。
図８は、実施例２における合成器およびアンプの実装例を示す平面図である。
図９は、実施例３に係る増幅回路の回路図である。
図１０は、実施例３における合成器およびアンプの実装例を示す平面図である。
図１１は、実施例４に係る増幅回路の回路図である。
【発明を実施するための形態】
【０００９】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、入力信号を第１信号と前記第１信号より位相を９０°遅らせた第２信号とに分配する分配器と、前記第１信号を増幅し、増幅した前記第１信号を第３信号として第１ノードに出力する第１アンプと、前記第２信号を増幅し、増幅した前記第２信号を第４信号として第２ノードに出力する第２アンプと、前記第１ノードと前記第２ノードを接続する第１インダクタと、前記第１ノードと第３ノードとを接続する第２インダクタと、前記第３ノードと、前記第４信号と前記第４信号より位相を９０°遅らせた第３信号とが合成された出力信号を出力する第４ノードと、を接続する第３インダクタと、前記第２ノードと前記第４ノードとを接続する第４インダクタと、前記第３ノードにシャント接続された第１キャパシタと、前記第４ノードにシャント接続された第２キャパシタと、前記第１インダクタおよび前記第３インダクタのインダクタンスは、前記第２インダクタおよび前記第４インダクタのインダクタンスより大きい増幅回路である。これにより、特性の劣化を抑制できる。
（２）上記（１）において、前記第１インダクタおよび前記第３インダクタのインダクタンスは、前記第２インダクタおよび前記第４インダクタのインダクタンスの０．８×√２以上かつ１．２×√２以下であってもよい。これにより、第１から第４インダクタ、第１および第２キャパシタをブランチラインカプラとして機能させることができる。
（３）上記（１）または（２）において、前記第１ノードおよび前記第２ノードには、リアクタンス素子はシャント接続されていなくてもよい。これにより、第１から第４インダクタ、第１および第２キャパシタをブランチラインカプラとして機能させることができる。
（４）上記（３）において、動作帯域の中心周波数をｆｏ、基準インピーダンスをＺｏとしたとき、前記第１アンプの出力ノードの第１接地キャパシタンス、前記第２アンプの出力ノードの第２接地キャパシタンス、前記第１キャパシタおよび前記第２キャパシタのキャパシタンスＣ０は、１／（２πｆｏ×Ｚｏ）＋１／（２πｆｏ×Ｚｏ／√２）の０．８倍以上かつ１．２倍以下であり、前記第１インダクタおよび前記第３インダクタのインダクタンスは、Ｚｏ／（２πｆｏ）の０．８倍以上かつ１．２倍以下であり、前記第２インダクタおよび前記第４インダクタのインダクタンスは、Ｚｏ／（√２×（２πｆｏ））の０．８倍以上かつ１．２倍以下であってもよい。これにより、増幅回路をバランスアンプして機能させることができる。
（５）上記（１）または（２）において、前記第１ノードにシャント接続された第１リアクタンス素子と、前記第２ノードにシャント接続された第２リアクタンス素子と、を備えてもよい。これにより、第１から第４インダクタ、第１および第２キャパシタ、第１および第２リアクタンス素子をブランチラインカプラとして機能させることができる。
（６）上記（５）において、動作帯域の中心周波数をｆｏ、基準インピーダンスをＺｏとしたとき、前記第１アンプの出力ノードの第１接地キャパシタンスと前記第１リアクタンス素子とを合成したキャパシタンス成分、前記第２アンプの出力ノードの第２接地キャパシタンスと前記第２リアクタンス素子とを合成したキャパシタンス成分、前記第１キャパシタおよび前記第２キャパシタのキャパシタンスＣ０は、１／（２πｆｏ×Ｚｏ）＋１／（２πｆｏ×Ｚｏ／√２）の０．８倍以上かつ１．２倍以下であり、前記第１インダクタおよび前記第３インダクタのインダクタンスは、Ｚｏ／（２πｆｏ）の０．８倍以上かつ１．２倍以下であり、前記第２インダクタおよび前記第４インダクタのインダクタンスは、Ｚｏ／（√２×（２πｆｏ））の０．８倍以上かつ１．２倍以下であってもよい。これにより、増幅回路をバランスアンプして機能させることができる。
（７）上記（１）から（６）のいずれかにおいて、前記第１アンプと、前記第１ノードに対応する第１パッドと、を備える第１半導体チップと、前記第２アンプと、前記第２ノードに対応する第２パッドと、を備える第２半導体チップと、を備え、前記第１インダクタは、前記第１パッドに第１端が接続された第１ボンディングワイヤを含んでもよい。これにより、特性の劣化を抑制できる。
（８）上記（７）において、前記第１ボンディングワイヤの第２端は前記第２パッドに接続されていてもよい。これにより、特性の劣化を抑制できる。
（９）上記（７）において、前記第１インダクタは、前記第２パッドに第１端が接続された第２ボンディングワイヤを含んでもよい。これにより、特性の劣化を抑制できる。
（１０）上記（７）から（９）のいずれかにおいて、前記第１パッドと前記第１キャパシタとを接続し、前記第２インダクタに対応する第３ボンディングワイヤと、前記第２パッドと前記第２キャパシタとを接続し、前記第４インダクタに対応する第４ボンディングワイヤと、を備えてもよい。これにより、第２インダクタおよび第４インダクタを形成できる。
（１１）上記（７）から（１０）のいずれかにおいて、前記第１インダクタ、前記第２インダクタ、前記第３インダクタ、前記第４インダクタ、前記第１キャパシタ、前記第２キャパシタ、前記第１パッドの第１接地キャパシタンス、および前記第２パッドの第２接地キャパシタンスは、ブランチラインカプラを形成してもよい。これにより、ブランチラインカプラの特性の劣化を抑制できる。
（１２）上記（１）から（１１）のいずれかにおいて、高周波信号を前記入力信号と第５信号に分配する別の分配器と、前記第５信号を増幅し、増幅した前記第５信号を第６信号として出力するコントロールアンプと、を備え、前記第１インダクタ、前記第２インダクタ、前記第３インダクタ、前記第４インダクタ、前記第１キャパシタおよび前記第２キャパシタを備える合成器は、前記第６信号を用いて前記第１アンプおよび前記第２アンプの負荷を変調し、前記第３信号、前記第４信号および前記第６信号を合成し、合成した信号を出力信号として出力してもよい。これにより、特性の劣化を抑制できる。
［本開示の実施形態の詳細］
本開示の実施形態にかかる増幅回路の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００１０】
［実施例１］
実施例１は、バランスアンプの例である。図１は、実施例１に係る増幅回路の回路図である。図１では、アンプ１０および１２にバイアス電圧を供給するバイアス回路の図示を省略している。
（【００１１】以降は省略されています）

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