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公開番号2025103358
公報種別公開特許公報(A)
公開日2025-07-09
出願番号2023220707
出願日2023-12-27
発明の名称インタフェース回路、および半導体装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H03K 19/0175 20060101AFI20250702BHJP(基本電子回路)
要約【課題】保護素子の誤動作の抑制と、ESD保護動作の確実性の向上とを両立することを効果的な構成により実現できるインタフェース回路を提供する。
【解決手段】インタフェース回路(3)は、電源電圧(Vcc)が印加されるように構成される第1端子(Tv)と、出力信号(So)または入力信号(Si)が印加されるように構成される第2端子(To,Ti)と、第1端が前記第2端子に接続され、第2端が接地端に接続されるトランジスタとして構成される第1保護素子(11A)と、前記第1保護素子の制御端と前記接地端との間に直列接続され、制御端が前記第1端子に共通接続される2以上のトランジスタとしての制御素子(Tr1～Trn)を有する制御端制御部(4)と、を備える。
【選択図】図3
特許請求の範囲【請求項１】
電源電圧が印加されるように構成される第１端子と、
出力信号または入力信号が印加されるように構成される第２端子と、
第１端が前記第２端子に接続され、第２端が接地端に接続されるトランジスタとして構成される第１保護素子と、
前記第１保護素子の制御端と前記接地端との間に直列接続され、制御端が前記第１端子に共通接続される２以上のトランジスタとしての制御素子を有する制御端制御部と、
を備える、インタフェース回路。
続きを表示（約 980 文字）【請求項２】
第１端が前記第１端子に接続され、第２端が前記第１保護素子の第１端に接続される第２保護素子を有し、
前記第２保護素子は、前記第１端子側を順方向とする寄生ダイオードを含む、請求項１に記載のインタフェース回路。
【請求項３】
前記インタフェース回路は、標準Ｉ／Ｏセルを用いて構成され、
前記標準Ｉ／Ｏセルは、使用されたＭＯＳトランジスタと未使用のＭＯＳトランジスタとが配置される領域であるＧ／Ａ部を有し、
前記２以上の制御素子には、前記使用されたＭＯＳトランジスタが用いられる、請求項１に記載のインタフェース回路。
【請求項４】
前記制御素子は、ＮチャネルＭＯＳＦＥＴにより構成される、請求項１に記載のインタフェース回路。
【請求項５】
出力ドライバをさらに備え、
前記出力ドライバの出力端は、前記第２端子に接続される、請求項１に記載のインタフェース回路。
【請求項６】
前記インタフェース回路は、標準Ｉ／Ｏセルを用いて構成され、
前記標準Ｉ／Ｏセルは、
保護専用の第１ＭＯＳトランジスタが複数並んで配置される保護専用素子領域と、
保護機能とドライバ素子としての機能を兼用するか、保護機能専用とするかを選択可能な第２ＭＯＳトランジスタが複数並んで配置される保護素子選択領域と、
を有し、
前記第２ＭＯＳトランジスタのゲート幅は、前記第１ＭＯＳトランジスタのゲート幅よりも短く、
前記第１保護素子には、前記第１ＭＯＳトランジスタが用いられ、
前記出力ドライバに含まれる下側トランジスタには、前記第２ＭＯＳトランジスタが用いられる、請求項５に記載のインタフェース回路。
【請求項７】
インバータをさらに備え、
前記インバータの入力端は、前記入力信号が印加される前記第２端子に接続される、請求項１に記載のインタフェース回路。
【請求項８】
前記第１保護素子は、ＮチャネルＭＯＳＦＥＴにより構成される、請求項１に記載のインタフェース回路。
【請求項９】
請求項１から請求項８のいずれか１項に記載のインタフェース回路を備える半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、インタフェース回路に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
ＥＳＤ（Electro-Static Discharge）は、静電気の放電が発生する現象である。ＥＳＤによりＥＳＤパルスがＩＣ内部に侵入すると、ＩＣに不具合が生じる可能性がある。そこで、従来、ＥＳＤによる不具合を抑制するための対策部品がＩＣに設けられる場合がある。
【０００３】
従来、ＥＳＤ保護素子として、ＭＯＳトランジスタ（ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor））を用いることが知られている（例えば、特許文献１）。ＥＳＤが発生した場合に、ＭＯＳトランジスタにサージ電流を流すことで、ＩＣへの悪影響を抑制する。
【先行技術文献】
【特許文献】
【０００４】
特開２００３－１７９２２６号公報
【０００５】
［概要］
従来、ＥＳＤ保護素子が通常動作時に誤動作する場合があった。
【０００６】
本開示は、保護素子の誤動作の抑制と、ＥＳＤ保護動作の確実性の向上とを両立することを効果的な構成により実現できるインタフェース回路を提供することを目的とする。
【０００７】
本開示の一態様に係るインタフェース回路は、電源電圧が印加されるように構成される第１端子と、
出力信号または入力信号が印加されるように構成される第２端子と、
第１端が前記第２端子に接続され、第２端が接地端に接続されるトランジスタとして構成される第１保護素子と、
前記第１保護素子の制御端と前記接地端との間に直列接続され、制御端が前記第１端子に共通接続される２以上のトランジスタとしての制御素子を有する制御端制御部と、を備える構成をしている。
【図面の簡単な説明】
【０００８】
図１は、半導体装置の一構成例を示す図である。
図２は、標準Ｉ／Ｏセルのレイアウト例を示す平面図である。
図３は、本開示の例示的な実施形態に係るインタフェース回路（出力回路）の構成を示す図である。
図４は、本開示の例示的な実施形態に係るインタフェース回路（入力回路）の構成を示す図である。
図５は、第１比較例に係るインタフェース回路の構成を示す図である。
図６は、第２比較例に係るインタフェース回路の構成を示す図である。
図７は、第３比較例に係るインタフェース回路の構成を示す図である。
【０００９】
[詳細な説明]
以下、本開示の例示的な実施形態について、図面を参照して説明する。
【００１０】
＜比較例＞
ここでは、本開示の実施形態について説明する前に対比のための比較例について述べる。図５は、第１比較例に係るインタフェース回路３０の構成を示す図である。インタフェース回路３０は、出力回路として構成され、ＥＳＤ保護部１０と、出力ドライバ２０と、出力端子Ｔｏと、を備える。
（【００１１】以降は省略されています）

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