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公開番号2025104078
公報種別公開特許公報(A)
公開日2025-07-09
出願番号2023221915
出願日2023-12-27
発明の名称テスト回路
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類G01R 31/3187 20060101AFI20250702BHJP(測定;試験)
要約【課題】メモリ容量が増えた場合であっても、RAMを高速でテスト可能なBIST回路を提供することを目的とする。
【解決手段】テスト回路は、選択信号に基づいて、複数のRAMの出力データからテスト対象となる対象RAMの出力データを選択する選択回路と、前記選択回路により選択された選択データを保持するパイプラインフリップフロップと、前記選択信号に基づいて、前記パイプラインフリップフロップの出力を期待値と比較する比較回路と、前記選択信号及び前記期待値を制御する制御回路と、を備える。
【選択図】図2
特許請求の範囲【請求項１】
選択信号に基づいて、複数のＲＡＭの出力データからテスト対象となる対象ＲＡＭの出力データを選択する選択回路と、
前記選択回路により選択された選択データを保持するパイプラインフリップフロップと、
前記選択信号に基づいて、前記パイプラインフリップフロップの出力を期待値と比較する比較回路と、
前記選択信号及び前記期待値を制御する制御回路と、
を備える、
テスト回路。
続きを表示（約 570 文字）【請求項２】
前記パイプラインフリップフロップの出力を保持するデータ保持フリップフロップを更に備える、
請求項１に記載のテスト回路。
【請求項３】
前記データ保持フリップフロップは、前記比較回路による比較結果に関わらず前記パイプラインフリップフロップの出力を保持する、
請求項２に記載のテスト回路。
【請求項４】
前記制御回路は、前記比較回路に供給する前記選択信号を、前記選択回路に供給する前記選択信号よりも、前記パイプラインフリップフロップの分だけ遅延させる、
請求項１から３のいずれか一項に記載のテスト回路。
【請求項５】
前記比較回路は、前記選択信号に基づいて、前記パイプラインフリップフロップの出力を分割した複数のビットから比較対象とする対象ビットを選択し、前記対象ビットを前記期待値と比較する、
請求項１から３のいずれか一項に記載のテスト回路。
【請求項６】
選択信号に基づいて、テスト対象となる対象ＲＡＭの出力データを分割した複数のビットから比較対象とする対象ビットを選択し、前記対象ビットを期待値と比較する分割比較回路と、
前記選択信号及び前記期待値を制御する制御回路と、
を備える、
テスト回路。

発明の詳細な説明【技術分野】
【０００１】
開示の技術は、テスト回路に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
特許文献１には「メモリ回路をアクセスする内部回路と、上記メモリ回路のテスト動作を行うテスト回路として、上記メモリ回路からの読み出し信号とそれに対応した期待値とを比較し、不一致が発生したとき、不一致情報をシフト用クロック信号とともにシリアルに第１と第２の外部端子からそれぞれ出力させ、かかる不一致情報に対応したラッチ用クロック信号も第３の外部端子から出力する。」と記載されている。
【０００３】
特許文献２には「ＲＡＭ２に対して外部よりＲＯＭ１のアドレスおよびそのデータをＲＡＭデータとして書き込み、ＲＡＭ２からのＲＡＭデータのうちのＲＯＭアドレス出力をＲＯＭ１のアドレスに接続して、そのアドレスのデータをＲＯＭ１から読み出し、そのＲＯＭデータ出力とＲＡＭ２からのＲＡＭデータのうちのＲＯＭデータ出力とを一致回路７で比較し、比較結果を任意のタイミングで外部に出力するとともに、比較結果の外部への読み出しは低速で行う。」と記載されている。
【先行技術文献】
【特許文献】
【０００４】
特開２００２－３１９２９７号公報
特開２００１－２２９７００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）には、搭載されるＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）のテストを容易化するためにＢＩＳＴ（Ｂｕｉｌｔ－ＩｎＳｅｌｆＴｅｓｔ）回路が組み込まれ、アットスピードでのテストも可能となっている。ＢＩＳＴ回路は、１つの制御回路で１又は複数のＲＡＭをテストすることができ、テストでエラーとなったアドレス、データ及びテストステートを出力することができる。しかしながら、複数のＲＡＭをテストする場合やビット数の多いＲＡＭをテストする場合等、テストすべきメモリ容量が増えると、ＢＩＳＴ回路がタイミング仕様を満足できなくなるという問題があった。
【０００６】
ここで、特許文献１には、テスト結果を出力できるＲＡＭＢＩＳＴ回路、特許文献２には、アットスピードでテストできるＲＡＭＢＩＳＴ回路が提案されている。しかしながら、いずれの文献においても、メモリ容量が増えた場合の対策はできておらず、上述の問題は解消できていない。
【０００７】
そこで、本開示では、メモリ容量が増えた場合であっても、ＲＡＭを高速でテスト可能なＢＩＳＴ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本開示の第１態様に係るテスト回路は、選択信号に基づいて、複数のＲＡＭの出力データからテスト対象となる対象ＲＡＭの出力データを選択する選択回路と、前記選択回路により選択された選択データを保持するパイプラインフリップフロップと、前記選択信号に基づいて、前記パイプラインフリップフロップの出力を期待値と比較する比較回路と、前記選択信号及び前記期待値を制御する制御回路と、を備える。
【０００９】
本開示の第２態様に係るテスト回路は、選択信号に基づいて、テスト対象となる対象ＲＡＭの出力データを分割した複数のビットから比較対象とする対象ビットを選択し、前記対象ビットを期待値と比較する分割比較回路と、前記選択信号及び前記期待値を制御する制御回路と、を備える。
【図面の簡単な説明】
【００１０】
従来例に係るＢＩＳＴ回路１００が組み込まれたＬＳＩ１の概略構成の一例を示す図である。
第１の実施形態に係るＢＩＳＴ回路１００＿１の機能構成の一例を示す図である。
第２の実施形態に係るＢＩＳＴ回路１００＿２の機能構成の一例を示す図である。
従来例に係るＢＩＳＴ回路１００のタイムチャートの一例を示す図である。
第２の実施形態に係るＢＩＳＴ回路１００＿２のタイムチャートの一例を示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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