特許ウォッチ

公開番号2025102500
公報種別公開特許公報(A)
公開日2025-07-08
出願番号2023219979
出願日2023-12-26
発明の名称チップインダクタ
出願人ローム株式会社
代理人個人,個人
主分類H01F 17/00 20060101AFI20250701BHJP(基本的電気素子)
要約【課題】要求されるインダクタンスに対応したチップインダクタを提供すること。
【解決手段】チップインダクタ10は、第1電極31と第2電極32とのX方向の間に配置され、第1電極31と第2電極32とに電気的に接続されたインダクタ回路40を含む。インダクタ回路40は、複数のインダクタ素子50と、インダクタ素子50の1または複数が電気的に接続されることによって構成された複数種類のインダクタ単位体と、インダクタ単位体に個別に対応して設けられ、当該インダクタ単位体をインダクタ回路40に電気的に分離可能に接続された複数のヒューズFSと、を含む。インダクタ素子50は、トポロジカル絶縁体51と、トポロジカル絶縁体51に設けられた磁性絶縁体52と、を含む。
【選択図】図8
特許請求の範囲【請求項１】
第１方向において互いに離隔して配置された第１電極および第２電極と、
前記第１電極と前記第２電極との前記第１方向の間に配置され、前記第１電極と前記第２電極とに電気的に接続されたインダクタ回路と、
を含み、
前記インダクタ回路は、
複数のインダクタ素子と、
前記インダクタ素子の１または複数が電気的に接続されることによって構成された複数種類のインダクタ単位体と、
前記インダクタ単位体に個別に対応して設けられ、当該インダクタ単位体を前記インダクタ回路に電気的に分離可能に接続された複数のヒューズと、
を含み、
前記インダクタ素子は、
トポロジカル絶縁体と、
前記トポロジカル絶縁体に設けられた磁性絶縁体と、
を含む
チップインダクタ。
続きを表示（約 1,000 文字）【請求項２】
前記トポロジカル絶縁体は、薄膜によって構成され、
前記磁性絶縁体は、前記トポロジカル絶縁体に積層された薄膜によって構成されている
請求項１に記載のチップインダクタ。
【請求項３】
前記磁性絶縁体の厚さは、前記トポロジカル絶縁体の厚さよりも薄い
請求項１に記載のチップインダクタ。
【請求項４】
前記磁性絶縁体は、前記トポロジカル絶縁体に磁性元素を添加して構成されている
請求項１に記載のチップインダクタ。
【請求項５】
前記インダクタ単位体は、前記インダクタ素子に電気的に接続された配線を含み、
前記配線は、前記インダクタ素子における前記磁性絶縁体と離隔した状態で前記トポロジカル絶縁体に接続されている
請求項１に記載のチップインダクタ。
【請求項６】
前記トポロジカル絶縁体は、前記配線を兼ねている
請求項５に記載のチップインダクタ。
【請求項７】
第１方向において互いに離隔して配置された第１電極および第２電極と、
前記第１電極と前記第２電極との前記第１方向の間に配置され、前記第１電極と前記第２電極とに電気的に接続されたインダクタ回路と、
を含み、
前記インダクタ回路は、
複数のインダクタ素子と、
前記インダクタ素子の１または複数が電気的に接続されることによって構成された複数種類のインダクタ単位体と、
前記インダクタ単位体に個別に対応して設けられ、当該インダクタ単位体を前記インダクタ回路に電気的に分離可能に接続された複数のヒューズと、
を含み、
前記インダクタ素子は、金属磁性体を含む
チップインダクタ。
【請求項８】
前記インダクタ単位体は、前記インダクタ素子に電気的に接続された配線を含み、
前記配線は、前記インダクタ素子における前記金属磁性体に接続されている
請求項７に記載のチップインダクタ。
【請求項９】
前記金属磁性体は、
磁性体層と、
前記磁性体層に積層された非磁性体層または反強磁性体層と、
を含む
請求項７に記載のチップインダクタ。
【請求項１０】
前記インダクタ回路は、前記複数種類のインダクタ単位体が互いに直列接続された構成を含む
請求項１に記載のチップインダクタ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、チップインダクタに関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
特許文献１には、コイル導体と、コイル導体を封止する封止体と、を含むチップインダクタが開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－１７４３０６号公報
【０００４】
［概要］
要求されるインダクタンスに対応したチップインダクタが求められる場合がある。
【０００５】
本開示の一態様のチップインダクタは、第１方向において互いに離隔して配置された第１電極および第２電極と、前記第１電極と前記第２電極との前記第１方向の間に配置され、前記第１電極と前記第２電極とに電気的に接続されたインダクタ回路と、を含み、前記インダクタ回路は、複数のインダクタ素子と、前記インダクタ素子の１または複数が電気的に接続されることによって構成された複数種類のインダクタ単位体と、前記インダクタ単位体に個別に対応して設けられ、当該インダクタ単位体を前記インダクタ回路に電気的に分離可能に接続された複数のヒューズと、を含み、前記インダクタ素子は、トポロジカル絶縁体と、前記トポロジカル絶縁体に設けられた磁性絶縁体と、を含む。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態のチップインダクタの概略斜視図である。
図２は、図１のチップインダクタの概略平面図である。
図３は、図２のＦ３－Ｆ３線でチップインダクタを切断した概略断面図である。
図４は、図２のチップインダクタにおけるインダクタ回路の一部を拡大した概略平面図である。
図５は、図４のＦ５－Ｆ５線でチップインダクタを切断した概略断面図である。
図６は、図４のＦ６－Ｆ６線でチップインダクタを切断した概略断面図である。
図７は、チップインダクタにおけるインダクタ素子の概略斜視図である。
図８は、図２のチップインダクタの一部の概略平面図である。
図９は、図８のＦ９－Ｆ９線でチップインダクタを切断した概略断面図である。
図１０は、インダクタ回路における複数種類のインダクタ単位体、接続配線、およびヒューズの配列関係および接続関係を図解的に示す図である。
図１１は、第１実施形態のチップインダクタの回路図である。
図１２は、第２実施形態のチップインダクタの概略平面図である。
図１３は、インダクタ回路における複数種類のインダクタ単位体、接続配線、およびヒューズの配列関係および接続関係を図解的に示す図である。
図１４は、第２実施形態のチップインダクタの回路図である。
図１５は、第３実施形態のチップインダクタにおけるインダクタ回路の一部を拡大した概略断面図である。
図１６は、図１５のＦ１６－Ｆ１６線でチップインダクタを切断した概略断面図である。
図１７は、図１４のチップインダクタの一部を拡大した概略平面図である。
図１８は、図１７のＦ１８－Ｆ１８線でチップインダクタを切断した概略断面図である。
図１９は、変更例のチップインダクタにおけるインダクタ回路の概略断面図である。
図２０は、変更例のチップインダクタにおけるインダクタ素子の概略断面図である。
【０００７】
［詳細な説明］
以下、添付図面を参照して本開示におけるチップインダクタのいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は、必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図ではハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【０００８】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【０００９】
本明細書において使用される「少なくとも１つ」という表現は、所望の選択肢の「１つ以上」を意味する。一例として、本明細書において使用される「少なくとも１つ」という表現は、選択肢の数が２つであれば「１つの選択肢のみ」または「２つの選択肢の双方」を意味する。他の例として、本明細書において使用される「少なくとも１つ」という表現は、選択肢の数が３つ以上であれば「１つの選択肢のみ」または「２つ以上の任意の選択肢の組み合わせ」を意味する。
【００１０】
本明細書において使用される「Ａの寸法（深さ、幅、長さ）がＢの寸法（深さ、幅、長さ）と等しい」または「Ａの寸法（深さ、幅、長さ）とＢの寸法（深さ、幅、長さ）とが互いに等しい」とは、Ａの寸法（深さ、幅、長さ）とＢの寸法（深さ、幅、長さ）との差が例えばＡの寸法（深さ、幅、長さ）の１０％以内の関係も含む。
（【００１１】以降は省略されています）

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