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公開番号2025110375
公報種別公開特許公報(A)
公開日2025-07-28
出願番号2024197597
出願日2024-11-12
発明の名称半導体装置
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10D 84/85 20250101AFI20250718BHJP()
要約【課題】性能が向上した半導体装置を提供する。
【解決手段】基板と、基板上に第1方向に延長される壁構造体であって第1方向と交差する第2方向で互いに対向する第1、第2側面を含む壁構造体と、第1側面上に基板から離隔する第1下部ブリッジパターンを含む第1下部活性パターンと、第1側面上に第1下部活性パターンより基板から離隔する第1上部ブリッジパターンを含む第1上部活性パターンと、第1側面上に第1下部活性パターン及び第1上部活性パターンと交差する第1ゲート構造体と、第2側面上に基板から離隔する第2下部ブリッジパターンを含む第2下部活性パターンと、第2側面上に第2下部活性パターンより基板から離隔する第2上部ブリッジパターンを含む第2上部活性パターンと、第2側面上に第2下部活性パターン及び第2上部活性パターンと交差する第2ゲート構造体と、を有し、第2方向で壁構造体の幅は基板から遠ざかるにつれて増加する。
【選択図】図2

特許請求の範囲【請求項１】
基板と、
前記基板上に、第１方向に延長される壁構造体であって、前記第１方向と交差する第２方向で互いに対向する第１側面及び第２側面を含む前記壁構造体と、
前記第１側面上に、前記基板から離隔する少なくとも一つの第１下部ブリッジパターンを含む第１下部活性パターンと、
前記第１側面上に、前記第１下部活性パターンより前記基板から離隔する少なくとも一つの第１上部ブリッジパターンを含む第１上部活性パターンと、
前記第１側面上に、前記第１下部活性パターン及び前記第１上部活性パターンと交差する第１ゲート構造体と、
前記第２側面上に、前記基板から離隔する少なくとも一つの第２下部ブリッジパターンを含む第２下部活性パターンと、
前記第２側面上に、前記第２下部活性パターンより前記基板から離隔する少なくとも一つの第２上部ブリッジパターンを含む第２上部活性パターンと、
前記第２側面上に、前記第２下部活性パターン及び前記第２上部活性パターンと交差する第２ゲート構造体と、を有し、
前記第２方向で、前記壁構造体の幅は、前記基板から遠ざかるにつれて増加することを特徴とする半導体装置。
続きを表示（約 1,300 文字）【請求項２】
前記第２方向で、前記少なくとも一つの第１上部ブリッジパターンの幅は、前記少なくとも一つの第１下部ブリッジパターンの幅より小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１方向及び前記第２方向と交差する第３方向で、前記少なくとも一つの第１上部ブリッジパターンの厚さは、前記少なくとも一つの第１下部ブリッジパターンの厚さより大きいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記少なくとも一つの第１上部ブリッジパターンの個数は、前記少なくとも一つの第１下部ブリッジパターンの個数より大きいことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記基板と前記第１下部活性パターンとの間に、前記基板と前記第１下部活性パターンを電気的に分離するベース絶縁膜をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１下部活性パターンと前記第１上部活性パターンとの間に、前記第１下部活性パターンと前記第１上部活性パターンを電気的に分離する中間絶縁膜をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１ゲート構造体は、前記第１下部活性パターン及び前記第１上部活性パターン上に順次に積層されるゲート誘電膜及びゲート電極を含み、
前記ゲート誘電膜の一部は、前記壁構造体と前記ゲート電極との間に介在することを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１ゲート構造体の側面上に、前記第１方向で前記第１下部活性パターンと接続される第１下部ソース／ドレインパターンと、
前記第１ゲート構造体の側面上に、前記第１方向で前記第１上部活性パターンと接続される第１上部ソース／ドレインパターンと、
前記第２ゲート構造体の側面上に、前記第１方向で前記第２下部活性パターンと接続される第２下部ソース／ドレインパターンと、
前記第２ゲート構造体の側面上に、前記第１方向で前記第２上部活性パターンと接続される第２上部ソース／ドレインパターンと、をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１下部ソース／ドレインパターン及び前記第１上部ソース／ドレインパターンは、それぞれ第１導電型の不純物を含み、
前記第２下部ソース／ドレインパターン及び前記第２上部ソース／ドレインパターンは、それぞれ前記第１導電型と異なる第２導電型の不純物を含むことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１下部ソース／ドレインパターン及び前記第２下部ソース／ドレインパターンは、それぞれ第１導電型の不純物を含み、
前記第１上部ソース／ドレインパターン及び前記第２上部ソース／ドレインパターンは、それぞれ前記第１導電型と異なる第２導電型の不純物を含むことを特徴とする請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、積層されたマルチ－ゲート（ｍｕｌｔｉ－ｇａｔｅ）トランジスタを含む半導体装置に関する。
続きを表示（約 3,900 文字）【背景技術】
【０００２】
集積回路装置の密度を高めるためのスケーリング（ｓｃａｌｉｎｇ）技術の一つとして、基板上にフィン（ｆｉｎ）形状又はナノワイヤ（ｎａｎｏｗｉｒｅ）形状のシリコンボディ（ｂｏｄｙ）を形成し、シリコンボディの表面の上にゲートを形成するマルチ－ゲート（ｍｕｌｔｉ－ｇａｔｅ）トランジスタが提案された。
【０００３】
このようなマルチゲートトランジスタは、３次元のチャネルを用いるので、スケーリングすることが容易である。
また、マルチゲートトランジスタのゲート長さを増加させなくも、電流制御能力を向上させることができる。
のみならず、ドレイン電圧によりチャネル領域の電位が影響を受ける短チャネル効果（ｓｈｏｒｔｃｈａｎｎｅｌｅｆｆｅｃｔ：ＳＣＥ）を効果的に抑制することができる。
従って、マルチゲートトランジスタを用いた半導体装置の開発が課題となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は上記従来の半導体装置における課題に鑑みてなされたものであって、本発明の目的は、性能が向上した半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板上に、第１方向に延長される壁構造体であって、前記第１方向と交差する第２方向で互いに対向する第１側面及び第２側面を含む前記壁構造体と、前記第１側面上に、前記基板から離隔する少なくとも一つの第１下部ブリッジパターンを含む第１下部活性パターンと、前記第１側面上に、前記第１下部活性パターンより前記基板から離隔する少なくとも一つの第１上部ブリッジパターンを含む第１上部活性パターンと、前記第１側面上に、前記第１下部活性パターン及び前記第１上部活性パターンと交差する第１ゲート構造体と、前記第２側面上に、前記基板から離隔する少なくとも一つの第２下部ブリッジパターンを含む第２下部活性パターンと、前記第２側面上に、前記第２下部活性パターンより前記基板から離隔する少なくとも一つの第２上部ブリッジパターンを含む第２上部活性パターンと、前記第２側面上に、前記第２下部活性パターン及び前記第２上部活性パターンと交差する第２ゲート構造体と、を有し、前記第２方向で、前記壁構造体の幅は、前記基板から遠ざかるにつれて増加することを特徴とする。
【０００６】
また、上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板上に、第１方向に延長される壁構造体であって、前記第１方向と交差する第２方向で互いに対向する第１側面及び第２側面を含む前記壁構造体と、前記第１側面上に、前記基板から離隔する少なくとも一つの第１下部ブリッジパターンを含む第１下部活性パターンと、前記第１側面上に、前記第１下部活性パターンより前記基板から離隔する少なくとも一つの第１上部ブリッジパターンを含む第１上部活性パターンと、前記第１側面上に、前記第１下部活性パターン及び前記第１上部活性パターンと交差する第１ゲート構造体と、前記第２側面上に、前記基板から離隔する少なくとも一つの第２下部ブリッジパターンを含む第２下部活性パターンと、前記第２側面上に、前記第２下部活性パターンより前記基板から離隔する少なくとも一つの第２上部ブリッジパターンを含む第２上部活性パターンと、前記第２側面上に、前記第２下部活性パターン及び前記第２上部活性パターンと交差する第２ゲート構造体と、を有し、前記第２方向で、前記少なくとも一つの第１上部ブリッジパターンの幅は、前記少なくとも一つの第１下部ブリッジパターンの幅より小さく、前記第１方向及び前記第２方向と交差する第３方向で、前記少なくとも一つの第１上部ブリッジパターンの厚さは、前記少なくとも一つの第１下部ブリッジパターンの厚さより大きいことを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板上に、第１方向に延長される壁構造体であって、前記第１方向と交差する第２方向で互いに対向する第１側面及び第２側面を含む前記壁構造体と、前記第１側面上に、前記基板から離隔する少なくとも一つの第１下部ブリッジパターンを含む第１下部活性パターンと、前記第１側面上に、前記第１下部活性パターンより前記基板から離隔する少なくとも一つの第１上部ブリッジパターンを含む第１上部活性パターンと、前記第１側面上に、前記第１下部活性パターン及び前記第１上部活性パターンと交差する第１ゲート構造体と、前記第２側面上に、前記基板から離隔する少なくとも一つの第２下部ブリッジパターンを含む第２下部活性パターンと、前記第２側面上に、前記第２下部活性パターンより前記基板から離隔する少なくとも一つの第２上部ブリッジパターンを含む第２上部活性パターンと、前記第２側面上に、前記第２下部活性パターン及び前記第２上部活性パターンと交差する第２ゲート構造体と、を有し、前記第２方向で、前記少なくとも一つの第１上部ブリッジパターンの幅は、前記少なくとも一つの第１下部ブリッジパターンの幅より小さく、前記少なくとも一つの第１上部ブリッジパターンの個数は、前記少なくとも一つの第１下部ブリッジパターンの個数より大きいことを特徴とする。
【０００８】
また、本発明の実施形態による半導体装置は、第１領域及び第２領域を含む基板と、前記第１領域上に、前記基板から離隔する少なくとも一つの第１下部ブリッジパターンを含む第１下部活性パターンと、前記第１領域上に、前記第１下部活性パターンより前記基板から離隔する少なくとも一つの第１上部ブリッジパターンを含む第１上部活性パターンと、前記第２領域上に、前記基板から離隔する少なくとも一つの第２下部ブリッジパターンを含む第２下部活性パターンと、前記第２領域上に、前記第２下部活性パターンより前記基板から離隔する少なくとも一つの第２上部ブリッジパターンを含む第２上部活性パターンと、前記第１領域と前記第２領域との間に、前記第１方向に延長され、前記第１下部活性パターンと前記第２下部活性パターンを分離し、前記第１上部活性パターンと前記第２上部活性パターンを分離する壁構造体と、前記第１領域上に、前記第１下部活性パターン及び前記第１上部活性パターンと交差する第１ゲート構造体と、前記第１ゲート構造体の側面上に、前記第１方向で前記第１下部活性パターンと接続される第１下部ソース／ドレインパターンと、前記第１ゲート構造体の側面上に、前記第１方向で前記第１上部活性パターンと接続される第１上部ソース／ドレインパターンと、前記第２領域上に、前記第２下部活性パターン及び前記第２上部活性パターンと交差する第２ゲート構造体と、前記第２ゲート構造体の側面上に、前記第１方向で前記第２下部活性パターンと接続される第２下部ソース／ドレインパターンと、前記第２ゲート構造体の側面上に、前記第１方向で前記第２上部活性パターンと接続される第２上部ソース／ドレインパターンと、を有し、前記第１方向と交差する第２方向で、前記壁構造体の幅は、前記基板から遠ざかるにつれて増加し、前記少なくとも一つの第１上部ブリッジパターンの厚さは、前記少なくとも一つの第１下部ブリッジパターンの厚さより大きいか、前記少なくとも一つの第１上部ブリッジパターンの個数は、前記少なくとも一つの第１下部ブリッジパターンの個数より大きい。
【０００９】
また、本発明の実施形態による半導体装置の製造方法は、第１領域及び第２領域を含む基板を提供する段階と、前記第１領域上に、前記基板から離隔する少なくとも一つの第１下部ブリッジパターンを含む第１下部活性パターンを形成する段階と、前記第１領域上に、前記第１下部活性パターンより前記基板から離隔する少なくとも一つの第１上部ブリッジパターンを含む第１上部活性パターンを形成する段階と、前記第２領域上に、前記基板から離隔する少なくとも一つの第２下部ブリッジパターンを含む第２下部活性パターンを形成する段階と、前記第２領域上に、前記第２下部活性パターンより前記基板から離隔する少なくとも一つの第２上部ブリッジパターンを含む第２上部活性パターンを形成する段階と、前記第１領域と前記第２領域との間に、前記第１方向に延長され、前記第１下部活性パターンと前記第２下部活性パターンを分離し、前記第１上部活性パターンと前記第２上部活性パターンを分離する壁構造体を形成する段階と、前記第１領域上に、前記第１下部活性パターン及び前記第１上部活性パターンと交差する第１ゲート構造体を形成する段階と、前記第２領域上に、前記第２下部活性パターン及び前記第２上部活性パターンと交差する第２ゲート構造体を形成する段階と、を有し、前記第１方向と交差する第２方向で、前記壁構造体の幅は、前記基板から遠ざかるにつれて増加する。
【発明の効果】
【００１０】
本発明に係る半導体装置によれば、下部マルチ－ゲートトランジスタ及び／又は上部マルチ－ゲートトランジスタのチャネル面積（ｃｈａｎｎｅｌａｒｅａ）を制御することによって、下部マルチ－ゲートトランジスタと上部マルチ－ゲートトランジスタとの間の特性差異を最小化することができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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