特許ウォッチ

公開番号2025139650
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024038595
出願日2024-03-13
発明の名称メモリ装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G11C 16/10 20060101AFI20250919BHJP(情報記憶)
要約【課題】メモリ装置の消費電力を抑制する。
【解決手段】複数のメモリトランジスタに記憶されるべきデータであるライト指令データ(WD^*)を含んだライト命令を受信したとき、複数のメモリトランジスタの記憶データ(SD)と、ライト指令データの内、少なくとも一方に基づき、第1、第2及び第3シーケンスの何れかを選択的に実行する。第1シーケンスでは、複数のメモリトランジスタに対し、イレース動作及びライト動作の内、イレース動作のみを実行する(S21)。第2シーケンスでは、複数のメモリトランジスタに対し、イレース動作を経ずにライト指令データに応じたライト動作を実行する(S22～S24)。第3シーケンスでは、複数のメモリトランジスタに対し、イレース動作を経てからライト指令データに応じたライト動作を実行する(S20)。
【選択図】図15
特許請求の範囲【請求項１】
複数のビット分のデータを不揮発的に記憶するよう構成された複数のメモリトランジスタと、
各メモリトランジスタに第１の値を書き込むイレース動作と、何れか１以上のメモリトランジスタに前記第１の値と異なる第２の値を書き込むライト動作と、を実行するよう構成されたライト回路と、
各メモリトランジスタに記憶されたデータを読み出すリード動作を実行するよう構成されたリード回路と、
前記複数のメモリトランジスタに記憶されるべきデータであるライト指令データを含んだライト命令を受信したとき、前記リード動作を通じて取得される前記複数のメモリトランジスタの記憶データと、前記ライト指令データの内、少なくとも一方に基づき、第１、第２及び第３シーケンスの何れかを選択的に実行可能に構成された制御回路と、を備え、
前記制御回路は、
前記第１シーケンスでは、前記複数のメモリトランジスタに対し、前記イレース動作及び前記ライト動作の内、前記イレース動作のみを実行し、
前記第２シーケンスでは、前記複数のメモリトランジスタに対し、前記イレース動作を経ずに前記ライト指令データに応じた前記ライト動作を実行し、
前記第３シーケンスでは、前記複数のメモリトランジスタに対し、前記イレース動作を経てから前記ライト指令データに応じた前記ライト動作を実行する
、メモリ装置。
続きを表示（約 920 文字）【請求項２】
前記ライト命令を受信した場合、前記制御回路は、前記記憶データ及び前記ライト指令データの内の少なくとも一方に基づき特定条件の成否を判定し、前記特定条件が成立するときには前記第１シーケンス又は前記第２シーケンスを実行し、前記特定条件が不成立のときには前記第３シーケンスを実行する
、請求項１に記載のメモリ装置。
【請求項３】
前記ライト命令を受信した場合において、前記ライト指令データが、前記複数のメモリトランジスタの夫々に前記第１の値を記憶させることを指令するデータであるとき、前記特定条件が成立し、前記制御回路は前記第１シーケンスを実行する
、請求項２に記載のメモリ装置。
【請求項４】
前記ライト命令を受信した場合において、前記ライト指令データが、前記複数のメモリトランジスタの夫々に前記第２の値を記憶させることを指令するデータであるとき、前記特定条件が成立し、前記制御回路は前記第２シーケンスを実行する
、請求項２に記載のメモリ装置。
【請求項５】
前記ライト命令を受信した場合において、前記記憶データが前記複数のメモリトランジスタの夫々に前記第１の値が記憶されていることを示すとき、前記特定条件が成立し、前記制御回路は前記第２シーケンスを実行する
、請求項２に記載のメモリ装置。
【請求項６】
前記ライト命令を受信した場合において、前記記憶データにおける特定ビットの値が前記第１の値であって、前記ライト指令データにおける前記特定ビットの値が前記第２の値であって、且つ、前記特定ビット以外の非特定ビットにおいて前記記憶データの値と前記ライト指令データの値とが一致するとき、前記特定条件が成立し、前記制御回路は前記第２シーケンスを実行する
、請求項２に記載のメモリ装置。
【請求項７】
前記ライト命令を受信した場合において、前記ライト指令データが前記記憶データと一致するとき、前記制御回路は前記イレース動作及び前記ライト動作の双方を非実行とする
、請求項１～６の何れかに記載のメモリ装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、メモリ装置に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
ＥＥＰＲＯＭなどの不揮発性のメモリ装置が広く普及している。不揮発性のメモリ装置の一種では、データの書き込みの際、対象アドレスの各記憶値をイレースしてから必要なデータを対象アドレスに書き込むという手順が踏まれる。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－１０１９３７号公報
【０００４】
［概要］
対象アドレスの各記憶値をイレースする動作、その後に必要なデータを対象アドレスに書き込む動作は、夫々に、相応の電力を消費する。消費電力の抑制は有益である。
【０００５】
本開示の一態様に係るメモリ装置は、複数のビット分のデータを不揮発的に記憶するよう構成された複数のメモリトランジスタと、各メモリトランジスタに第１の値を書き込むイレース動作と、何れか１以上のメモリトランジスタに前記第１の値と異なる第２の値を書き込むライト動作と、を実行するよう構成されたライト回路と、各メモリトランジスタに記憶されたデータを読み出すリード動作を実行するよう構成されたリード回路と、前記複数のメモリトランジスタに記憶されるべきデータであるライト指令データを含んだライト命令を受信したとき、前記リード動作を通じて取得される前記複数のメモリトランジスタの記憶データと、前記ライト指令データの内、少なくとも一方に基づき、第１、第２及び第３シーケンスの何れかを選択的に実行可能に構成された制御回路と、を備え、前記制御回路は、前記第１シーケンスでは、前記複数のメモリトランジスタに対し、前記イレース動作及び前記ライト動作の内、前記イレース動作のみを実行し、前記第２シーケンスでは、前記複数のメモリトランジスタに対し、前記イレース動作を経ずに前記ライト指令データに応じた前記ライト動作を実行し、前記第３シーケンスでは、前記複数のメモリトランジスタに対し、前記イレース動作を経てから前記ライト指令データに応じた前記ライト動作を実行する。
【図面の簡単な説明】
【０００６】
図１は、本開示の実施形態に係るシステムの全体構成図である。
図２は、本開示の実施形態に係り、ライト命令の概要説明図である。
図３は、本開示の実施形態に係り、リード命令の概要説明図である。
図４は、本開示の実施形態に係り、１つの単位メモリ回路に関わる構成図である。
図５は、本開示の実施形態に係り、ライト命令に応答して実行される基本シーケンスの概要説明図である。
図６は、本開示の実施形態に係り、８ビット分のライト指令データの構成図である。
図７は、本開示の実施形態に係り、８ビット分の記憶データの構成図である。
図８は、本開示の実施形態に係り、リード命令に応答して実行されるリード動作の概要説明図である。
図９は、本開示の実施形態に係り、昇圧回路の出力電圧及びメモリ装置の消費電流の概略波形図である。
図１０は、本開示の実施形態に属する第１実施例に係り、ライト省略シーケンスの説明図である。
図１１は、本開示の実施形態に属する第２実施例に係り、イレース省略シーケンスの説明図である。
図１２は、本開示の実施形態に属する第３実施例に係り、イレース省略シーケンスの説明図である。
図１３は、本開示の実施形態に属する第４実施例に係り、イレース省略シーケンスの説明図である。
図１４は、本開示の実施形態に属する第４実施例に係り、イレース省略シーケンスの説明図である。
図１５は、本開示の実施形態に属する第６実施例に係り、ライト命令の受信に関わるメモリ装置の動作フローチャートである。
図１６は、本開示の実施形態に属する第７実施例に係り、ライト命令の受信に関わるメモリ装置の動作フローチャートである。
【０００７】
［詳細な説明］
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“１３０”によって参照されるバイト選択トランジスタは（図４参照）、バイト選択トランジスタ１３０と表記されることもあるし、トランジスタ１３０と略記されることもあり得るが、それらは全て同じものを指す。
【０００８】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ラインとは電気信号が伝播又は印加される配線を指す。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部（reference conductor）を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
【０００９】
ＭＯＳＦＥＴに例示されるＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。
【００１０】
任意の回路素子、配線（ライン）、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
（【００１１】以降は省略されています）

関連特許