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公開番号2025118772
公報種別公開特許公報(A)
公開日2025-08-13
出願番号2025076720,2023566989
出願日2025-05-02,2021-09-02
発明の名称P基板内のディープNウェル内のPウェル内に形成された不揮発性メモリセルアレイ
出願人シリコンストーリッジテクノロージーインコーポレイテッド,SILICON STORAGE TECHNOLOGY, INC.
代理人弁理士法人英知国際特許商標事務所
主分類G11C 16/14 20060101AFI20250805BHJP(情報記憶)
要約【課題】メモリセルを消去させるためにセルに印加される必要があるピーク正電圧を低減する。
【解決手段】不揮発性メモリシステム500は、アレイ501、行デコーダ502及び高電圧デコーダ503を備える。アレイ501は、ディープnウェル505内に形成されるpウェル504内に形成され、ディープnウェル505は、p基板580内に形成される。したがって、pウェル504は、ディープnウェル505によってp基板580から分離されているため、負電圧をを受け取ることができる。消去動作において、p基板580は0Vでバイアスされ得、ディープnウェル505は0～2Vでバイアスされ得、pウェル504は-0.1V～-10Vでバイアスされ得る。これらのバイアス電圧は、バイアス発生器409又は別の電圧源によって生成される。
【選択図】図5
特許請求の範囲【請求項１】
不揮発性メモリシステムであって、
半導体ダイに形成されたディープｎウェルと、
前記ディープｎウェル内に形成されたｐウェルと、
前記ｐウェル内に形成された複数の不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、浮遊ゲート及び複数の端子を含む、複数の不揮発性メモリセルのアレイと、
前記複数の不揮発性メモリセルのうちの１つ以上の消去動作中に前記ｐウェルに負電圧を印加するためのバイアス発生器と、を備える、不揮発性メモリシステム。
続きを表示（約 670 文字）【請求項２】
それぞれの不揮発性メモリセルの前記複数の端子は、ビット線端子、ソース線端子、及びワード線端子を含む、請求項１に記載の不揮発性メモリシステム。
【請求項３】
それぞれの不揮発性メモリセルの前記複数の端子は、消去ゲート端子を更に含む、請求項２に記載の不揮発性メモリシステム。
【請求項４】
それぞれの不揮発性メモリセルの前記複数の端子は、制御ゲート端子を更に含む、請求項３に記載の不揮発性メモリシステム。
【請求項５】
前記バイアス発生器は、消去動作中に、選択されたメモリセルの制御ゲート端子に負電圧を印加する、請求項４に記載の不揮発性メモリシステム。
【請求項６】
行デコーダ回路と、
高電圧デコーダ回路と、を更に備える、請求項１に記載の不揮発性メモリシステム。
【請求項７】
前記行デコーダ回路は前記ｐウェル内に形成される、請求項６に記載の不揮発性メモリシステム。
【請求項８】
前記高電圧デコーダ回路は前記ｐウェル内に形成される、請求項７に記載の不揮発性メモリシステム。
【請求項９】
前記行デコーダ回路は第２のｐウェル内に形成され、前記第２のｐウェルは前記ディープｎウェル内に形成される、請求項６に記載の不揮発性メモリシステム。
【請求項１０】
前記ディープｎウェルはｐ基板内に形成される、請求項９に記載の不揮発性メモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
（優先権の主張）
本出願は、２０２１年５月１８日に出願された「Ｎｏｎ－ＶｏｌａｔｉｌｅＭｅｍｏｒｙＣｅｌｌＡｒｒａｙｗｉｔｈＳｕｂｓｔｒａｔｅＣａｐａｂｌｅｏｆＲｅｃｅｉｖｉｎｇＮｅｇａｔｉｖｅＶｏｌｔａｇｅＤｕｒｉｎｇＥｒａｓｅＯｐｅｒａｔｉｏｎｓ」と題する米国仮特許出願第６３／１９０，２００号、及び２０２１年８月３０日に出願された「Ｎｏｎ－ＶｏｌａｔｉｌｅＭｅｍｏｒｙＣｅｌｌＡｒｒａｙＦｏｒｍｅｄｉｎａＰ－ＷｅｌｌｉｎａＤｅｅｐＮ－ＷｅｌｌｉｎａＰ－Ｓｕｂｓｔｒａｔｅ」と題する米国特許出願第１７／４６１，９８１号の優先権を主張するものであり、これらは参照により本明細書に組み込まれる。
続きを表示（約 2,100 文字）【０００２】
（発明の分野）
ｐ基板内のディープｎウェル内のｐウェル内に形成された不揮発性メモリセルアレイの多数の実施形態が開示される。消去動作中、負電圧がｐウェルに印加され、アレイ内のセルを消去するのに必要なピーク正電圧を低減する。
【背景技術】
【０００３】
異なるタイプの不揮発性メモリは、周知である。例えば、参照により本明細書に組み込まれる、米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種である、スプリットゲート不揮発性メモリセルのアレイを開示する。このようなメモリセル１１０を図１に示す。それぞれのメモリセル１１０は、半導体基板１２内に形成されたソース領域１４及びドレイン領域１６を含み、ソース領域１４とドレイン領域１６との間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に絶縁されて配設される、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で上に延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁されている。ビット線２４はドレイン領域１６に結合される。
【０００４】
ワード線端子２２に（基板１２に対して）高圧正電圧を加えることによって、メモリセル１１０に対して消去が行われ（電子が浮遊ゲートから除去される）、これによって、浮遊ゲート２０の電子は、浮遊ゲート２０からワード線端子２２までそれらの間にある絶縁体の中をファウラーノルドハイム（Fowler-Nordheim、ＦＮ）トンネリングを介して通過する。
【０００５】
メモリセル１１０は、ワード線端子２２に（基板１２に対して）正電圧、及びソース領域１４に正電圧を加えることによって、ホットエレクトロンによるソースサイド注入（source side injection、ＳＳＩ）によって、プログラムされる（電子が浮遊ゲートに加えられる）。電子流は、ドレイン領域１６からソース領域１４に向かって流れる。電子は加速し、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると、発熱する。熱せられた電子の一部は、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。
【０００６】
メモリセル１１０は、ドレイン領域１６及びワード線端子２２に（基板１２に対して）正の読み出し電圧を加える（ワード線端子の下方のチャネル領域１８の部分をオンにする）ことによって、読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域１８の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態、すなわち「０」状態として検知される。
【０００７】
表１は、読み出し動作、消去動作、及びプログラム動作を実行するためにメモリセル１１０の端子に印加することができる典型的な電圧／電流範囲を示す。
TIFF
2025118772000002.tif
34
128
【０００８】
表１の電圧は、読み出し動作、消去動作、又はプログラム動作中に０Ｖが印加される基板１２を基準としている。
【０００９】
他の種類のフラッシュメモリセルとして、他のスプリットゲート型メモリセル構成も知られている。
【００１０】
例えば、図２は、ソース領域１４と、ドレイン領域１６と、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０と、チャネル領域１８の第２の部分の上方にある選択ゲート２２（典型的には、ワード線、ＷＬに結合される）と、浮遊ゲート２０の上方にある制御ゲート２８と、ソース領域１４の上方にある消去ゲート３０と、を含む４ゲートメモリセル２１０を示す。この構成は、あらゆる目的のため参照により本明細書に組み込まれる、米国特許第６，７４７，３１０号に記載されている。ここで、全てのゲートは、浮遊ゲート２０を除いて、非浮遊ゲートであり、つまり、それらは電圧源に電気的に接続される又は接続可能である。プログラミングは、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入されたチャネル領域１８からの熱せられた電子によって実行される。消去は、電子が浮遊ゲート２０から消去ゲート３０へトンネリングすることによって実行される。
（【００１１】以降は省略されています）

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