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公開番号2025120839
公報種別公開特許公報(A)
公開日2025-08-18
出願番号2024015964
出願日2024-02-05
発明の名称遅延回路
出願人ローム株式会社
代理人個人,個人,個人,個人
主分類H03K 5/134 20140101AFI20250808BHJP(基本電子回路)
要約【課題】遅延時間のばらつきを抑制すること。
【解決手段】遅延回路70は、入力端子70aと、出力端子70bと、それぞれのゲートが入力端子70aに接続されたMOSFET71a及びMOSFET71bを有するインバータ回路71と、それぞれのゲートがMOSFET71a及びMOSFET71bのドレインに接続され、それぞれのドレインが出力端子70bに接続されたMOSFET72a及びMOSFET72bを有するインバータ回路72と、出力端子70bに接続されたゲート、電源ラインPLに接続されたソース、及びMOSFET71aのドレインとMOSFET71bのドレインとに接続されたドレインを含む帰還トランジスタ73と、を備える。
【選択図】図21
特許請求の範囲【請求項１】
入力端子と、
出力端子と、
前記入力端子に接続された第１ゲート、電源ラインに接続された第１ソース、及び第１ドレインを含むＰチャネルＭＯＳトランジスタである第１トランジスタと、前記入力端子に接続された第２ゲート、接地ラインに接続された第２ソース、及び前記第１ドレインに接続された第２ドレインを含むＮチャネルＭＯＳトランジスタである第２トランジスタと、を有する第１インバータ回路と、
前記第１ドレインと前記第２ドレインとの接続点に接続された第３ゲート、前記電源ラインに接続された第３ソース、及び前記出力端子に接続された第３ドレインを含むＰチャネルＭＯＳトランジスタである第３トランジスタと、前記接続点に接続された第４ゲート、前記接地ラインに接続された第４ソース、及び前記出力端子に接続された第４ドレインを含むＮチャネルＭＯＳトランジスタである第４トランジスタと、を有する第２インバータ回路と、
前記出力端子に接続された第５ゲート、前記電源ラインに接続された第５ソース、及び前記接続点に接続された第５ドレインを含むＰチャネルＭＯＳトランジスタである帰還トランジスタと、
を備える、遅延回路。
続きを表示（約 690 文字）【請求項２】
前記帰還トランジスタのサイズは、前記第１トランジスタのサイズと同じか前記第１トランジスタのサイズよりも小さい、請求項１に記載の遅延回路。
【請求項３】
入力端子と、
出力端子と、
前記入力端子に接続された第１ゲート、電源ラインに接続された第１ソース、及び第１ドレインを含むＰチャネルＭＯＳトランジスタである第１トランジスタと、前記入力端子に接続された第２ゲート、接地ラインに接続された第２ソース、及び前記第１ドレインに接続された第２ドレインを含むＮチャネルＭＯＳトランジスタである第２トランジスタと、を有する第１インバータ回路と、
前記第１ドレインと前記第２ドレインとの接続点に接続された第３ゲート、前記電源ラインに接続された第３ソース、及び前記出力端子に接続された第３ドレインを含むＰチャネルＭＯＳトランジスタである第３トランジスタと、前記接続点に接続された第４ゲート、前記接地ラインに接続された第４ソース、及び前記出力端子に接続された第４ドレインを含むＮチャネルＭＯＳトランジスタである第４トランジスタと、を有する第２インバータ回路と、
前記出力端子に接続された第５ゲート、前記接地ラインに接続された第５ソース、及び前記接続点に接続された第５ドレインを含むＮチャネルＭＯＳトランジスタである帰還トランジスタと、
を備える、遅延回路。
【請求項４】
前記帰還トランジスタのサイズは、前記第２トランジスタのサイズと同じか前記第２トランジスタのサイズよりも小さい、請求項３に記載の遅延回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、遅延回路に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
特許文献１には、直列に接続された上側スイッチング素子及び下側スイッチング素子のうちの、上側スイッチング素子をオンオフ制御する上側ドライバが記載されている。例えば、特許文献１に記載の上側ドライバにおいては、Ｐ端子とＮ端子との間に上側スイッチング素子と下側スイッチング素子とが直列に接続され、上側スイッチング素子と下側スイッチング素子とが接続されるノードが出力端子に接続されている。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０２１／１３１１５７号
【０００４】
［概要］
上側ドライバなどの回路においては、遅延回路が用いられる場合がある。例えば、抵抗素子とキャパシタとを用いることによって遅延回路が構成される。しかしながら、抵抗素子の抵抗値、及びキャパシタのキャパシタンスのばらつきなどによって、遅延回路における遅延時間にばらつきが生じる。本技術分野においては、遅延回路における遅延時間のばらつきを抑えることが望まれている。
【０００５】
本開示は、遅延時間のばらつきを抑制可能な遅延回路を説明する。
【０００６】
本開示の一側面に係る遅延回路は、入力端子と、出力端子と、入力端子に接続された第１ゲート、電源ラインに接続された第１ソース、及び第１ドレインを含むＰチャネルＭＯＳトランジスタである第１トランジスタと、入力端子に接続された第２ゲート、接地ラインに接続された第２ソース、及び第１ドレインに接続された第２ドレインを含むＮチャネルＭＯＳトランジスタである第２トランジスタと、を有する第１インバータ回路と、第１ドレインと第２ドレインとの接続点に接続された第３ゲート、電源ラインに接続された第３ソース、及び出力端子に接続された第３ドレインを含むＰチャネルＭＯＳトランジスタである第３トランジスタと、接続点に接続された第４ゲート、接地ラインに接続された第４ソース、及び出力端子に接続された第４ドレインを含むＮチャネルＭＯＳトランジスタである第４トランジスタと、を有する第２インバータ回路と、出力端子に接続された第５ゲート、電源ラインに接続された第５ソース、及び接続点に接続された第５ドレインを含むＰチャネルＭＯＳトランジスタである帰還トランジスタと、を備える。
【図面の簡単な説明】
【０００７】
図１は、一実施形態に係るハイサイドトランジスタの駆動回路を含むＩＰＭ（Intelligent Power Module）の例示的な内部構成を示す図である。
図２は、図１に示されるＩＰＭの適用例を示す図である。
図３は、図１に示されるハイサイドトランジスタの駆動回路を概略的に説明するための図である。
図４は、図３に示される検出回路を概略的に説明するための図である。
図５は、図３に示されるレベルシフト回路及びクランプ回路の例示的な回路構成を示す図である。
図６は、上回生時における電圧変化を説明するための図である。
図７は、図５に示される差動対回路の動作を説明するための図である。
図８は、図５に示される急速充電回路の動作を説明するための図である。
図９は、図５に示されるクランプ回路の、下回生時における動作を説明するための図である。
図１０は、クランプ回路及び信号検出回路の別の回路構成を示す図である。
図１１は、図４に示される信号検出回路の例示的な回路構成を示す図である。
図１２は、図１１に示される信号検出回路の、入力信号が入力されていない場合の動作を説明するための図である。
図１３は、図１１に示される信号検出回路の、入力信号が入力された場合の動作を説明するための図である。
図１４は、図４に示される低下検出回路の例示的な回路構成を示す図である。
図１５は、図１４に示される低下検出回路の動作を説明するための図である。
図１６は、信号検出を説明するための図である。
図１７は、図１４に示される低下検出回路が用いられない場合の信号検出を説明するための図である。
図１８は、図４に示されるマスク回路の例示的な回路構成を示す図である。
図１９は、図１８に示されるマスク回路の動作を説明するための図である。
図２０は、図１８に示されるマスク回路による変化検出を説明するための図である。
図２１は、遅延回路の例示的な回路構成を示す図である。
図２２は、図２１に示される遅延回路の遅延動作を説明するための図である。
図２３は、遅延回路の別の例示的な回路構成を示す図である。
図２４は、図２３に示される遅延回路の遅延動作を説明するための図である。
図２５は、図２１に示される遅延回路における遅延時間のばらつきを説明するための図である。
図２６は、遅延回路の更に別の例示的な回路構成を示す図である。
図２７は、図２６に示される遅延回路における遅延時間のばらつきを説明するための図である。
【０００８】
［詳細な説明］
以下、図面を参照しながら本開示の実施形態が詳細に説明される。なお、図面の説明において同一要素には同一符号が付され、重複する説明は省略される。
【０００９】
図１及び図２を参照しながら、一実施形態に係るハイサイドトランジスタの駆動回路を含むＩＰＭを説明する。図１は、一実施形態に係るハイサイドトランジスタの駆動回路を含むＩＰＭの例示的な内部構成を示す図である。図２は、図１に示されるＩＰＭの適用例を示す図である。
【００１０】
図１及び図２に示されるＩＰＭ１は、パワー素子とゲートドライバとを１パッケージに封入したデバイスである。ＩＰＭ１のパッケージとしては、例えば、ＤＩＰ（Dual In-line Package）が用いられる。ＩＰＭ１のパッケージとして、ＨＳＤＩＰ（Shrink Dual In-line Package with Heat Sink）及びＳＭＤ（Surface Mount Device）などの任意のパッケージが用いられ得る。ＩＰＭ１は、例えば、ＭＣＵ（Micro Control Unit）１００によって制御され、モータＭを駆動する。モータＭの例としては、３相ＤＣ（Direct Current）ブラシレスモータが挙げられる。
（【００１１】以降は省略されています）

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