特許ウォッチ

公開番号2025121234
公報種別公開特許公報(A)
公開日2025-08-19
出願番号2024016558
出願日2024-02-06
発明の名称半導体装置
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人快友国際特許事務所
主分類H10D 30/66 20250101AFI20250812BHJP()
要約【課題】高い耐圧を確保するとともに、オン抵抗を低減する。
【解決手段】半導体装置の半導体基板が、第1導電型上部領域と、第2導電型の電界緩和領域と、スーパージャンクション領域と、複数の第1導電型接続領域と、を有する。半導体基板を上から見たときに、スーパージャンクション領域の各第2導電型カラム領域と各第1導電型カラム領域が第1方向に沿って直線状に延びるとともに、第2方向に沿って交互に配置されている。電界緩和領域に設けられた複数の開口部は、分散して配置されている。各第1導電型接続領域が、対応する開口部内に配置されており、第1導電型上部領域と対応する第1導電型カラム領域とを接続している。各第2導電型カラム領域の第2導電型不純物濃度が、電界緩和領域の第2導電型不純物濃度よりも低い。半導体基板を上から見たときに、各第2導電型カラム領域が各開口部と重複しない。
【選択図】図1
特許請求の範囲【請求項１】
半導体装置（１０、１００、２００、３００）であって、
半導体基板（１２、２１２、３１２）と、
前記半導体基板の上面（１２ａ、１１２ａ、２１２ａ、３１２ａ）に設けられた上部電極（７０、２７０、３７０）と、
前記半導体基板の下面（１２ｂ、１１２ｂ、２１２ｂ、３１２ｂ）に設けられた下部電極（７２、２７２、３７２）、
を備え、
前記上部電極と前記下部電極との間に電流が流れるように構成されており、
前記半導体基板が、
第１導電型上部領域（３４、２３４、３３４）と、
前記第１導電型上部領域の下部に配置されており、前記上部電極に接続されている第２導電型の電界緩和領域（３６、２３６、３３６）と、
前記電界緩和領域の下部に配置されているスーパージャンクション領域（３８、２３８、３３８）と、
複数の第１導電型接続領域（４０、２４０、３４０）と、
を有し、
前記スーパージャンクション領域が、複数の第２導電型カラム領域（３８ａ、２３８ａ、３３８ａ）と複数の第１導電型カラム領域（３８ｂ、２３８ｂ、３３８ｂ）を有し、
前記半導体基板を上から見たときに、前記各第２導電型カラム領域と前記各第１導電型カラム領域が第１方向に沿って直線状に延びるとともに、前記第１方向と直交する第２方向に沿って交互に配置されており、
前記電界緩和領域に、前記電界緩和領域の上端から下端まで貫通する複数の開口部（３７、２３７、３３７）が設けられており、
前記複数の開口部は、前記半導体基板の前記上面に平行な平面内で分散して配置されており、
前記各第１導電型接続領域が、対応する前記開口部内に配置されており、前記第１導電型上部領域と対応する前記第１導電型カラム領域とを接続しており、
前記各第２導電型カラム領域の第２導電型不純物濃度が、前記電界緩和領域の第２導電型不純物濃度よりも低く、
前記半導体基板を上から見たときに、前記各第２導電型カラム領域が前記各開口部と重複しない、
半導体装置。
続きを表示（約 1,800 文字）【請求項２】
前記半導体基板を上から見たときに、前記開口部が前記第１方向に沿って間隔を空けて配列された列を複数個構成するように配置されており、
前記各列が、前記第２方向に間隔を空けて配置されており、
前記第１方向において、隣接する前記開口部同士の間隔が等しく、
前記第２方向において、隣接する前記列同士の間隔が等しい、
請求項１に記載の半導体装置。
【請求項３】
前記スーパージャンクション領域が、第１スーパージャンクション領域（３８）であり、
前記第２導電型カラム領域が、第１の第２導電型カラム領域（３８ａ）であり、
前記第１導電型カラム領域が、第１の第１導電型カラム領域（３８ｂ）であり、
前記第１スーパージャンクション領域の下部に配置された第２スーパージャンクション領域（１３８）をさらに有し、
前記第２スーパージャンクション領域が、複数の第２の第２導電型カラム領域（１３８ａ）と複数の第２の第１導電型カラム領域（１３８ｂ）を有し、
前記半導体基板を上から見たときに、前記各第２の第２導電型カラム領域と前記各第２の第１導電型カラム領域が前記第１方向と交差する第３方向に沿って直線状に延びるとともに、前記第３方向と直交する第４方向に沿って交互に配置されており、
前記各第２の第２導電型カラム領域の第２導電型不純物濃度が、前記電界緩和領域の第２導電型不純物濃度よりも低い、
請求項１に記載の半導体装置。
【請求項４】
前記電界緩和領域の上面から上側に延びており、前記電界緩和領域と前記上部電極とを接続する第２導電型接続領域（４２、２４２、３４２）を備える、請求項１に記載の半導体装置。
【請求項５】
前記半導体基板の前記上面に設けられたトレンチと（２２）、
前記トレンチの内面を覆うゲート絶縁膜（２４）と、
前記トレンチの内部に設けられており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（２６）、をさらに備え、
前記半導体基板が、
前記半導体基板の前記上面に露出するとともに前記ゲート絶縁膜に接する第１導電型のソース領域（３０）と、
前記ソース領域の下側で前記ゲート絶縁膜に接しており、前記第１導電型上部領域を前記ソース領域から分離している第２導電型のボディ領域（３２）、
をさらに有し、
前記第１導電型上部領域は、前記ボディ領域の下側で前記ゲート絶縁膜に接している、請求項１～４のいずれかに記載の半導体装置。
【請求項６】
前記半導体基板を上から見たときに、前記各開口部が前記トレンチと重複しない、請求項５に記載の半導体装置。
【請求項７】
前記半導体基板の前記上面にゲート絶縁膜（２２４）を介して設けられたゲート電極（２２６）をさらに備え、
前記半導体基板が、
前記半導体基板の前記上面に露出する第１導電型のソース領域（２３０）と、
前記ソース領域に隣接して設けられており、前記半導体基板の上面に露出する第２導電型のボディ領域（２３２）、
をさらに有し、
前記第１導電型上部領域は、前記ボディ領域に隣接して設けられており、前記ボディ領域によって前記ソース領域から分離されており、前記半導体基板の前記上面に露出しており、
前記ゲート電極は、前記ゲート絶縁膜を介して、前記第１導電型上部領域に対向するとともに、前記ソース領域と前記第１導電型上部領域の間に位置する前記ボディ領域に対向している、請求項１～４のいずれかに記載の半導体装置。
【請求項８】
前記半導体基板を上から見たときに、前記各開口部が前記ゲート電極と重複する、請求項７に記載の半導体装置。
【請求項９】
前記第１導電型上部領域が、前記半導体基板の前記上面に露出しており、
前記上部電極と前記半導体基板の前記上面が、ショットキー接合を形成している、請求項１～４のいずれかに記載の半導体装置。
【請求項１０】
前記半導体基板を上から見たときに、前記各開口部がショットキー接合面（３５０）と重複する、請求項９に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置に関する。
続きを表示（約 3,200 文字）【背景技術】
【０００２】
特許文献１には、半導体基板と、ソース電極と、ドレイン電極を備えるＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）が開示されている。このＭＯＳＦＥＴでは、半導体基板が、上部並列ｐｎ構造と、下部並列ｐｎ構造を有している。上部並列ｐｎ構造は、上部ｐ型カラム領域と上部ｎ型カラム領域を有している。上部ｐ型カラム領域と上部ｎ型カラム領域は、半導体基板を上から見たときに、第１方向に沿って直線状に延びるとともに、第１方向と直交する第２方向に沿って交互に配置されている。下部並列ｐｎ構造は、上部並列ｐｎ構造の下部に配置されており、下部ｐ型カラム領域と下部ｎ型カラム領域を有している。下部ｐ型カラム領域と下部ｎ型カラム領域は、半導体基板を上から見たときに、第２方向に沿って直線状に延びるとともに、第１方向に沿って交互に配置されている。
【０００３】
このＭＯＳＦＥＴがオフするときには、上部ｐ型カラム領域から上部ｎ型カラム領域に伸びる空乏層によって、ゲート酸化膜に印加される電界が緩和される。またこのＭＯＳＦＥＴがオフするときには、上部ｐ型カラム領域と上部ｎ型カラム領域の界面のｐｎ接合、及び、下部ｐ型カラム領域と下部ｎ型カラム領域の界面のｐｎ接合から、横方向に素早く空乏層が広がる。このため、このＭＯＳＦＥＴは、高い耐圧を確保することができる。
【先行技術文献】
【特許文献】
【０００４】
特開２０２０－１５０１８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、上部ｐ型カラム領域と上部ｎ型カラム領域とが、共に直線状に延びるとともに、交互に配置されている。このような構成では、上部並列ｐｎ構造及び下部並列ｐｎ構造それぞれのピッチの微細化に限界がある。したがって、オン抵抗を低減するために各ｎ型カラム領域のｎ型不純物濃度を高くした場合、ＭＯＳＦＥＴがオフするときに各ｎ型カラム領域が空乏化し難くなり、ＭＯＳＦＥＴの耐圧が低下する。このように、特許文献１のＭＯＳＦＥＴでは、高耐圧の確保とオン抵抗の低減を両立することが難しい。本明細書では、高い耐圧を確保するとともに、オン抵抗を低減する技術を提案する。
【課題を解決するための手段】
【０００６】
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の上面に設けられた上部電極と、前記半導体基板の下面に設けられた下部電極、を備える。前記上部電極と前記下部電極との間に電流が流れるように構成されている。前記半導体基板が、第１導電型上部領域と、前記第１導電型上部領域の下部に配置されており、前記上部電極に接続されている第２導電型の電界緩和領域と、前記電界緩和領域の下部に配置されているスーパージャンクション領域と、複数の第１導電型接続領域と、を有する。前記スーパージャンクション領域が、複数の第２導電型カラム領域と複数の第１導電型カラム領域を有する。前記半導体基板を上から見たときに、前記各第２導電型カラム領域と前記各第１導電型カラム領域が第１方向に沿って直線状に延びるとともに、前記第１方向と直交する第２方向に沿って交互に配置されている。前記電界緩和領域に、前記電界緩和領域の上端から下端まで貫通する複数の開口部が設けられている。前記複数の開口部は、前記半導体基板の前記上面に平行な平面内で分散して配置されている。前記各第１導電型接続領域が、対応する前記開口部内に配置されており、前記第１導電型上部領域と対応する前記第１導電型カラム領域とを接続している。前記各第２導電型カラム領域の第２導電型不純物濃度が、前記電界緩和領域の第２導電型不純物濃度よりも低い。前記半導体基板を上から見たときに、前記各第２導電型カラム領域が前記各開口部と重複しない。
【０００７】
なお、本明細書において、第１導電型はｎ型とｐ型のいずれか一方であり、第２導電型はｎ型とｐ型の他方である。第１導電型がｎ型の場合には第２導電型はｐ型であり、第１導電型がｐ型の場合には第２導電型はｎ型である。
【０００８】
上記の半導体装置では、第２導電型の電界緩和領域に開口部が設けられており、開口部内に第１導電型接続領域が設けられている。電界緩和領域は、上部電極に接続されているので、半導体装置がオフしたときに、電界緩和領域と第１導電型の半導体領域（第１導電型上部領域、第１導電型接続領域、及び第１導電型カラム領域）の界面のｐｎ接合に逆電圧が印加される。これにより、電界緩和領域から第１導電型の半導体領域に空乏層が広がり、当該半導体領域内に印加される電界が緩和される。また、電界緩和領域に設けられた開口部が半導体基板の上面に平行な平面内で分散して配置されているので、第２導電型領域と第１導電型領域とがストライプ状に交互に配置される従来の構成と比較して、当該平面内で第１導電型接続領域をより細かく区画することができる。このため、第１導電型接続領域の第１導電型不純物濃度を高くしても、半導体装置がオフしたときに、電界緩和領域から第１導電型接続領域内の略全域に空乏層が広がる。このように、この半導体装置では、第１導電型接続領域の第１導電型不純物濃度を十分に高くすることができるため、オン抵抗を低減することができる。
【０００９】
また、この半導体装置では、電界緩和領域の下部にスーパージャンクション領域が配置されている。スーパージャンクション領域の第２導電型カラム領域と第１導電型カラム領域とは、第１方向に沿って直線状に延びるとともに、第２方向に沿って交互に配置されている。半導体装置がオフするときには、第２導電型カラム領域と第１導電型カラム領域の界面のｐｎ接合から、第２導電型カラム領域内及び第１導電型カラム領域内に空乏層が広がる。ストライプ状に第２導電型カラム領域と第１導電型カラム領域とが配列されているので、半導体装置がオフするときには、第２導電型カラム領域内及び第１導電型カラム領域内（すなわち、スーパージャンクション領域内）が均一に空乏化され易い。これにより、この半導体装置では、高い耐圧を確保することができる。また、この半導体装置では、各第２導電型カラム領域が開口部と重複しない位置に設けられているので、第２導電型カラム領域によって電流経路が制限されない。このため、下部電極から、第１導電型カラム領域、第１導電型接続領域、及び第１導電型上部領域を介して上部電極に好適に電流が流れ、オン抵抗の悪化が抑制される。以上のように、この半導体装置では、高い耐圧を確保するとともに、オン抵抗を低減することができる。
【図面の簡単な説明】
【００１０】
実施例１の半導体装置の斜視断面図。
図１の平面ＩＩにおける断面図。
図１の平面ＩＩＩにおける断面図。
実施例１の半導体装置の製造工程を説明するための図。
実施例１の半導体装置の製造工程を説明するための図。
実施例１の半導体装置の製造工程を説明するための図。
実施例１の半導体装置の製造工程を説明するための図。
実施例２の半導体装置の斜視断面図。
実施例３の半導体装置の断面図。
実施例３の半導体装置の平面図。
図９の平面ＸＩにおける断面図。
図９の平面ＸＩＩにおける断面図。
実施例４の半導体装置の断面図。
実施例４の半導体装置の平面図。
図１３の平面ＸＶにおける断面図。
図１３の平面ＸＶＩにおける断面図。
【発明を実施するための形態】
（【００１１】以降は省略されています）

関連特許