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公開番号2025124641
公報種別公開特許公報(A)
公開日2025-08-26
出願番号2025075177,2023136978
出願日2025-04-30,2020-05-22
発明の名称人工ニューラルネットワークにおけるアナログニューラルメモリのための精密なプログラミング方法及び装置
出願人シリコンストーリッジテクノロージーインコーポレイテッド,SILICON STORAGE TECHNOLOGY, INC.
代理人弁理士法人英知国際特許商標事務所
主分類G11C 11/56 20060101AFI20250819BHJP(情報記憶)
要約【課題】単一論理マルチビットセルとしての複数の物理セルのプログラミング及び検証方法を提供する。
【解決手段】論理マルチビットセル5400をプログラミングする方法であって、物理セル5401は、単位として、mビットセルの各々よりも多くのレベルを記憶することができる単一の論理nビットセルとしてプログラムされ、検証され、読み出される。第1に、i個の物理セル5401-1、...、5401-iのうちのj個(式中、j≦i)は、j個の物理セルの粗電流標的が達成されるまで、粗プログラミング方法を使用して、プログラム及び検証される。次に、j個の物理セルのうちのk個(式中、k≦j)は、精密電流標的が、k個の物理セルが達成されるまで、精密プログラミング方法を使用して、プログラム及び検証される。
【選択図】図55
特許請求の範囲【請求項１】
Ｎ個の可能な値のうちの１つを記憶するために、選択された不揮発性メモリセルをプログラミングする方法であって、Ｎが２より大きい整数であり、前記選択された不揮発性メモリセルが、浮遊ゲート、制御ゲート端子、消去ゲート端子、及びソース線端子を含み、前記方法が、
複数のプログラム検証サイクルを含む第１のプログラミングプロセスを実行するステップであって、大きさが増加していくプログラミング電圧が、第１のプログラム検証サイクルの後に、各プログラム検証サイクル内の前記選択された不揮発性メモリセルの端子に印加される、実行するステップを含む、方法。
続きを表示（約 1,400 文字）【請求項２】
各プログラム検証サイクルは、読み出し動作中又は検証動作中に前記選択された不揮発性メモリセルを通る電流が、第１のスレッショルド電流値以下であることを検証するステップを含む、請求項１に記載の方法。
【請求項３】
各プログラム検証サイクルが、
前記選択された不揮発性メモリセルの前記消去ゲート端子及び前記制御ゲート端子のうちの１つに第１の電圧を印加するステップと、
前記印加の結果として前記選択された不揮発性メモリセルを通る第１の電流を測定するステップと、
前記選択された不揮発性メモリセルの前記消去ゲート端子及び前記制御ゲート端子のうちの前記１つに第２の電圧を印加するステップと、
前記印加の結果として前記選択された不揮発性メモリセルを通る第２の電流を測定するステップと、
前記第１の電圧、前記第２の電圧、前記第１の電流、及び前記第２の電流に基づいて、傾斜値を決定するステップと、
決定された前記傾斜値に基づいて、次のプログラム検証サイクルの、大きさが増加していく前記プログラミング電圧の次のプログラミング電圧を決定するステップと、を含む、請求項１に記載の方法。
【請求項４】
前記次のプログラミング電圧を使用して、前記選択された不揮発性メモリセルをプログラミングするステップを更に含む、請求項３に記載の方法。
【請求項５】
読み出し動作中又は検証動作中に前記選択された不揮発性メモリセルを通る電流が第１のスレッショルド電流値以下になるまで、次のプログラミング電圧を決定する前記ステップと、前記次のプログラミング電圧を使用して、前記不揮発性メモリセルをプログラミングする前記ステップと、を繰り返すステップを更に含む、請求項４に記載の方法。
【請求項６】
前記読み出し動作中又は検証動作中に前記選択された不揮発性メモリセルを通る前記電流が前記第１のスレッショルド電流値以下である場合、読み出し動作中又は検証動作中に前記選択された不揮発性メモリセルを通る電流が、第２のスレッショルド電流値以下になるまで、第２のプログラミングプロセスを実行するステップを更に含む、請求項２に記載の方法。
【請求項７】
第１のプログラミングプロセスを実行する前記ステップは、
前記選択された不揮発性メモリセルを通る電流が第３のスレッショルド電流値以下である場合、前記選択された不揮発性メモリセルを消去し、前記第１のプログラミングプロセスを繰り返すステップを更に含む、請求項１に記載の方法。
【請求項８】
読み出し動作中又は検証動作中に前記選択された不揮発性メモリセルを通る電流が第４のスレッショルド電流値以下になるまで、第３のプログラミングプロセスを実行するステップを更に含む、請求項７に記載の方法。
【請求項９】
前記第２のプログラミングプロセスが、前記選択された不揮発性メモリセルの前記制御ゲートに、大きさが増加していく電圧パルスを印加するステップを含む、請求項６に記載の方法。
【請求項１０】
前記第２のプログラミングプロセスが、前記選択された不揮発性メモリセルの前記消去ゲートに、大きさが増加していく電圧パルスを印加するステップを更に含む、請求項９に記載の方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
（優先権の主張）
本出願は、２０１９年１１月１１日に出願された米国特許仮出願第６２／９３３，８０９号、表題「ＰＲＥＣＩＳＥＰＲＯＧＲＡＭＭＩＮＧＭＥＴＨＯＤＡＮＤＡＰＰＡＲＡＴＵＳＦＯＲＡＮＡＬＯＧＮＥＵＲＡＬＭＥＭＯＲＹＩＮＡＤＥＥＰＬＥＡＲＮＩＮＧＡＲＴＩＦＩＣＩＡＬＮＥＵＲＡＬＮＥＴＷＯＲＫ」、及び２０２０年１月２３日に出願された米国特許出願第１６／７５１，２０２号、表題「ＰＲＥＣＩＳＥＰＲＯＧＲＡＭＭＩＮＧＭＥＴＨＯＤＡＮＤＡＰＰＡＲＡＴＵＳＦＯＲＡＮＡＬＯＧＮＥＵＲＡＬＭＥＭＯＲＹＩＮＡＤＥＥＰＬＥＡＲＮＩＮＧＡＲＴＩＦＩＣＩＡＬＮＥＵＲＡＬＮＥＴＷＯＲＫ」に対する優先権を主張する。
続きを表示（約 2,200 文字）【０００２】
（発明の分野）
人工ニューラルネットワーク内のベクトル行列乗算（ＶＭＭ）アレイ内の不揮発性メモリセルの浮遊ゲートに精確な量の電荷を精密かつ迅速に堆積させるための精密プログラミングアルゴリズム及び装置について、多数の実施形態が開示される。
【背景技術】
【０００３】
人工ニューラルネットワークは、生物学的ニューラルネットワーク（動物の中枢神経系、特に脳）を模倣しており、多数の入力に依存し得、かつ、一般的に未知である関数を推定する又は近似するために使用される。人工ニューラルネットワークは、概して、メッセージを交換する相互接続した「ニューロン」の層を含む。
【０００４】
図１は人工ニューラルネットワークを示しており、図中、円は、入力又はニューロンの層を表す。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいて調整され得る数値の重みを有する。これにより、人工ニューラルネットワークは入力に適応し、学習可能になる。典型的には、人工ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの出力層が存在する。それぞれのレベルでニューロンは、シナプスから受信したデータに基づいて個々に又は合わせて決定を行う。
【０００５】
高性能情報処理用の人工ニューラルネットワークの開発における主要な課題の１つは、適切なハードウェア技術の欠如である。実際には、実用人工ニューラルネットワークは、非常に多数のシナプスに依拠しており、これによりニューロン間の高い接続性、すなわち、非常に高度な計算処理の並列化が可能となる。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専用グラフィックプロセッシングユニットクラスタによって実現が可能である。しかしながら、高コストに加え、これらのアプローチはまた、生物学的ネットワークが主として低精度のアナログ計算を実施するのではるかに少ないエネルギーしか消費しないのと比較して、エネルギー効率が劣っていることに悩まされている。人工ニューラルネットワークにはＣＭＯＳアナログ回路が使用されてきたが、ほとんどのＣＭＯＳ実装シナプスは、多数のニューロン及びシナプスを前提とすると、嵩高過ぎていた。
【０００６】
出願人は以前に、参照により組み込まれる米国特許公開２０１７／０３３７４６６号として公開された米国特許出願第１５／５９４，４３９号において、シナプスとして１つ以上の不揮発性メモリアレイを利用する人工（アナログ）ニューラルネットワークを開示した。不揮発性メモリアレイは、アナログニューロモーフィックメモリとして動作する。本明細書で使用される場合、ニューロモーフィックという用語は、神経システムのモデルを実装する回路を意味する。アナログニューロモーフィックメモリは、第１の複数の入力を受信して、それから第１の複数の出力を生成するように構成されている第１の複数のシナプス、及び第１の複数の出力を受信するように構成された第１の複数のニューロンを含む。第１の複数のシナプスは複数のメモリセルを含み、各メモリセルは、半導体基板内に形成された、間にチャネル領域が延在している離間したソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁された浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁された非浮遊ゲートと、を含む。複数のメモリセルのそれぞれは、浮遊ゲート上のある個数の電子に対応する重み値を記憶するように構成されている。複数のメモリセルは、第１の複数の入力に、記憶された重み値を乗算して第１の複数の出力を生成するように構成される。この様式で配置されるメモリセルのアレイは、ベクトル行列乗算（ＶＭＭ）アレイと称され得る。
【０００７】
アナログニューロモーフィックメモリアレイに使用される各不揮発性メモリセルは、消去・プログラムに対応して、浮遊ゲート内に電荷、すなわち電子の数、を非常に特異的かつ精確な量で保持しなければならない。例えば、各浮遊ゲートはＮ個の異なる値のうちの１つを保持しなければならず、ここで、Ｎは、各セルによって示され得る異なる重みの数である。Ｎの例としては、１６、３２、６４、１２８及び２５６が挙げられる。アナログニューロモーフィックメモリシステムにおける１つの課題は、選択されたセルを、Ｎの異なる値に必要とされる精度及び粒度でプログラムする能力である。
【０００８】
必要とされるのは、アナログニューロモーフィックメモリにおいてＶＭＭアレイと共に使用するのに適した、改善されたプログラミングシステム及び方法である。
【発明の概要】
【０００９】
アナログニューロモーフィックメモリ内のベクトル行列乗算（ＶＭＭ）アレイ内の不揮発性メモリセルの浮遊ゲートに精確な量の電荷を精密かつ迅速に堆積させるための精密プログラミングアルゴリズム及び装置について、多数の実施形態が開示される。それにより、選択されたセルは、Ｎ個の異なる値のうちの１つを保持するために、極めて高い精度でプログラミングすることができる。
【００１０】
（【００１１】以降は省略されています）

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