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公開番号2025132781
公報種別公開特許公報(A)
公開日2025-09-10
出願番号2024030570
出願日2024-02-29
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類H01L 21/3205 20060101AFI20250903BHJP(基本的電気素子)
要約【課題】実装面積の増加を抑制しながら、EM耐性の低下を抑制する半導体装置を提供する。
【解決手段】半導体装置は、第1配線群が、素子領域から、素子領域に隣接して第2電源の生成に利用する回路が配置される回路領域まで、第1特定方向に延伸することで、当該回路に含まれる素子に接続され、第3配線群は、回路領域から内部電源供給幹線まで、第1特定方向と異なる第2特定方向に延伸することで、回路領域に設けられている第1配線群と内部電源供給幹線とを電気的に接続する内部電源供給支線を含み、内部電源供給支線の少なくとも一部は、第1メタル層から第2メタル層に向かって内部電源供給支線を見た場合、第1配線群及び素子の一部とオーバーラップする。
【選択図】図3
特許請求の範囲【請求項１】
複数のトランジスタにより、外部から供給される第１電源の電圧を、電圧が前記第１電源の電圧よりも低く内部回路を駆動する第２電源の電圧に変換する電源回路を備えた半導体装置であって、
複数の前記トランジスタを含む素子領域の上部に設けられた第１メタル層と、
前記第１メタル層を複数の前記トランジスタに接続する第１コンタクトと、
前記第１メタル層の上部に設けられる第２メタル層と、
前記第２メタル層を前記第１メタル層に接続する第２コンタクトと、
複数の前記トランジスタが備える第１端子同士を、前記第１コンタクトを介して共通接続する、前記第１メタル層に含まれる第１配線群と、
複数の前記トランジスタが備える前記第１端子とは異なる第２端子同士を、前記第１コンタクトを介して共通接続する、前記第１メタル層に含まれる第２配線群と、
前記第１配線群を、前記第２コンタクトを介して共通接続する、前記第２メタル層に含まれる第３配線群と、
前記第２メタル層の上部に設けられる第３メタル層と、
前記第１電源を複数の前記トランジスタに供給する、前記第３メタル層に含まれる外部電源供給幹線と、
前記第２電源を前記内部回路に供給する、前記第３メタル層に含まれる内部電源供給幹線と、
を備え、
前記第１配線群は、前記素子領域から、前記素子領域に隣接して前記第２電源の生成に利用する回路が配置される回路領域まで、第１特定方向に延伸することで、当該回路に含まれる素子に接続され、
前記第３配線群は、前記回路領域から前記内部電源供給幹線まで、前記第１特定方向と異なる第２特定方向に延伸することで、前記回路領域に設けられている前記第１配線群と前記内部電源供給幹線とを電気的に接続する内部電源供給支線を含み、
前記内部電源供給支線の少なくとも一部は、前記第１メタル層から前記第２メタル層に向かって前記内部電源供給支線を見た場合、前記第１配線群及び前記素子の一部とオーバーラップする、半導体装置。
続きを表示（約 790 文字）【請求項２】
前記第３配線群は、前記素子領域から前記外部電源供給幹線まで、前記第２特定方向に延伸することで、前記素子領域に設けられている第２配線群と前記外部電源供給幹線を電気的に接続する外部電源供給支線を含み、
前記外部電源供給支線の少なくとも一部は、前記第１メタル層から前記第２メタル層に向かって前記内部電源供給支線を見た場合、前記第１配線群及び前記第２配線群の一部とオーバーラップする、請求項１に記載の半導体装置。
【請求項３】
前記内部回路は、半導体記憶回路を含む、請求項１に記載の半導体装置。
【請求項４】
前記素子は、半導体記憶回路に含まれる容量を利用した位相補償容量である、請求項１に記載の半導体装置。
【請求項５】
前記第１特定方向は、複数の前記トランジスタのゲート長方向である、請求項１に記載の半導体装置。
【請求項６】
ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）構造を有する容量素子を備え、
前記容量素子は、前記第２メタル層の上部に設けられている、請求項１に記載の半導体装置。
【請求項７】
前記第３メタル層に設けられる第３メタル層内部電源供給支線を備え、
前記第３配線群に含まれる前記内部電源供給支線は、
前記第３メタル層内部電源供給支線から前記回路領域まで前記第２特定方向に延伸する、前記第２メタル層に含まれる第１支線と、
前記第３メタル層内部電源供給支線から前記内部電源供給幹線まで前記第２特定方向に延伸する、前記第２メタル層に含まれる第２支線と、
を含む、請求項１に記載の半導体装置。
【請求項８】
前記第１支線及び前記第２支線の上層又は下層に、前記素子が設けられている、請求項７に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、電源回路を備えた半導体装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
半導体装置に利用されるＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）は高速化により消費電流が増加しているため、従来より、内部降圧回路によって消費電流を削減する試みがなされる一方で、プロセス的な高速化への対応として、ＡＬ（ＡＬｕｍｉｎｉｕｍ）配線層を薄くして寄生容量を減らす試みもなされている。ただし、これらは、いずれもＡＬ配線層のＥＭ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ）耐性を指数的に劣化させている。
【０００３】
このように、内部降圧回路の電流供給量が増加し、配線層のＥＭ信頼性の低下や高温動作の必要性も相俟って、内部降圧回路に接続する電源支線は、これまでドライバを構成するトランジスタの幅程度に収まっていた線幅を、指数的に増やさなければならなくなった。これにより、半導体装置の実装面積が増加し得る。
【０００４】
特許文献１には、論理ゲートの電源支線にＥＭ耐性の高い材料を使用することで、ＥＭ耐性と高速化、高集積化を両立する方法が提案されている。
【先行技術文献】
【特許文献】
【０００５】
特開平３－１６１３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、降圧電源回路のドライバを構成するトランジスタの配線に、ＥＭ耐性の高い配線を使うと、ＡＬ配線の約５００倍もの電気抵抗が生じるため、降圧電圧の電圧降下が大きくなり、例えば５０ｍＡを供給すると２５Ｖ降下し、実用的ではない。このように従来技術は、半導体装置の実装面積の増加を抑制しながら、ＥＭ耐性の低下を抑制する上で改善の余地がある。
【０００７】
本開示は、上記の事情を踏まえ、実装面積の増加を抑制しながら、ＥＭ耐性の低下を抑制する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本開示にかかる半導体装置は、複数のトランジスタにより、外部から供給される第１電源の電圧を、電圧が前記第１電源の電圧よりも低く内部回路を駆動する第２電源の電圧に変換する電源回路を備えた半導体装置であって、複数の前記トランジスタを含む素子領域の上部に設けられた第１メタル層と、前記第１メタル層を複数の前記トランジスタに接続する第１コンタクトと、前記第１メタル層の上部に設けられる第２メタル層と、前記第２メタル層を前記第１メタル層に接続する第２コンタクトと、複数の前記トランジスタが備える第１端子同士を、前記第１コンタクトを介して共通接続する、前記第１メタル層に含まれる第１配線群と、複数の前記トランジスタが備える前記第１端子とは異なる第２端子同士を、前記第１コンタクトを介して共通接続する、前記第１メタル層に含まれる第２配線群と、前記第１配線群を、前記第２コンタクトを介して共通接続する、前記第２メタル層に含まれる第３配線群と、前記第２メタル層の上部に設けられる第３メタル層と、前記第１電源を複数の前記トランジスタに供給する、前記第３メタル層に含まれる外部電源供給幹線と、前記第２電源を前記内部回路に供給する、前記第３メタル層に含まれる内部電源供給幹線と、を備え、前記第１配線群は、前記素子領域から、前記素子領域に隣接して前記第２電源の生成に利用する回路が配置される回路領域まで、第１特定方向に延伸することで、当該回路に含まれる素子に接続され、前記第３配線群は、前記回路領域から前記内部電源供給幹線まで、前記第１特定方向と異なる第２特定方向に延伸することで、前記回路領域に設けられている前記第１配線群と前記内部電源供給幹線とを電気的に接続する内部電源供給支線を含み、前記内部電源供給支線の少なくとも一部は、前記第１メタル層から前記第２メタル層に向かって前記内部電源供給支線を見た場合、前記第１配線群及び前記素子の一部とオーバーラップする。
【図面の簡単な説明】
【０００９】
図１は本開示の実施形態にかかる電源回路２００を備えた半導体装置１００の概略構成図である。
図２は電源回路２００の概略図である。
図３は半導体装置１００の構成図である。
図４は半導体装置１００の構成図である。
図５は変形例にかかる半導体装置１００Ａの構成図である。
図６は変形例にかかる半導体装置１００Ａの構成図である。
図７は比較例にかかる半導体装置１００Ｂの構成図である。
【発明を実施するための形態】
【００１０】
以下、実施形態を図面に基づいて説明する。なお、同一の機能や構成には、同一又は類似の符号を付して、その説明を適宜省略する。
（【００１１】以降は省略されています）

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