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公開番号2025135989
公報種別公開特許公報(A)
公開日2025-09-19
出願番号2024034115
出願日2024-03-06
発明の名称半導体装置
出願人ミネベアパワーデバイス株式会社
代理人ポレール弁理士法人
主分類H10D 30/66 20250101AFI20250911BHJP()
要約【課題】
縦チャネルフィン構造のトレンチMOSFETにおいて、短絡耐量を確保しつつ、オン抵抗を低減する。
【解決手段】
第1の方向に長手方向を有し第2の方向に複数配列された複数のトレンチ2を有する縦チャネルフィン構造のトレンチMOSFETであって、第2導電型のボディ領域9に挟まれた第1導電型のJFET領域8と、第1中間領域21Aを介してボディ領域9から離間して配置された第2導電型の第1ポケット領域22Aに挟まれた第1導電型の第1電流広がり領域23Aとを有し、JFET領域8の第1の方向の長さ(WJ)<第1電流広がり領域23Aの第1の方向の長さ(Wp1)であり、ドリフト領域10の不純物濃度<第1電流広がり領域23Aの不純物濃度≦第1中間領域21Aの不純物濃度<JFET領域8の不純物濃度であり、ボディ領域9およびJFET領域8の、トレンチ2の下部からの深さ方向の寸法が、ともに0.5μmよりも大きい。
【選択図】図2
特許請求の範囲【請求項１】
平面視したとき第１の方向に長手方向を有し第２の方向に短手方向を有し前記第２の方向に複数配列された複数のトレンチと、
少なくとも一部が前記複数のトレンチで区切られたフィン構造となっている領域を含む第１導電型の第１ソース領域と、
前記第１ソース領域の下面に接し、前記複数のトレンチで区切られたフィン構造の第２導電型のチャネル領域と、
前記トレンチの内部に配置されたゲート絶縁膜と、
少なくとも一部が前記トレンチの内部に配置された領域を含むゲート電極と、
前記チャネル領域の下方に配置された第１導電型のＪＦＥＴ領域と、
前記ＪＦＥＴ領域の両側方に配置された第２導電型のボディ領域と、
前記ボディ領域および前記ＪＦＥＴ領域の下面に接して配置された第１導電型の第１中間領域と、
前記第１中間領域を介して前記ボディ領域に重なる位置に前記ボディ領域から離間して配置された第２導電型の第１ポケット領域と、
隣り合う前記第１ポケット領域の間に配置された第１導電型の第１電流広がり領域と、
前記第１ポケット領域および前記第１電流広がり領域の下方に配置された第１導電型のドリフト領域と、
前記ドリフト領域の下方に配置され、前記ドリフト領域よりも不純物濃度が高い第１導電型のドレイン領域と、を有し、
前記複数のトレンチの底面の前記第１の方向の端部は、前記ボディ領域の中に配置され、
前記チャネル領域は前記ボディ領域に接続されているとともに、前記チャネル領域には縦方向にチャネル電流が流れ、
前記ＪＦＥＴ領域の前記第１の方向の長さ＜前記第１電流広がり領域の前記第１の方向の長さであり、
前記ドリフト領域の不純物濃度＜前記第１電流広がり領域の不純物濃度≦前記第１中間領域の不純物濃度＜前記ＪＦＥＴ領域の不純物濃度であり、
前記ボディ領域および前記ＪＦＥＴ領域の、前記トレンチの下部からの深さ方向の寸法が、ともに０．５μｍよりも大きいことを特徴とする半導体装置。
続きを表示（約 1,300 文字）【請求項２】
請求項１において、
前記第１中間領域の厚さが、０．１ μｍ以上、０．５μｍ以下であることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記ＪＦＥＴ領域の、前記トレンチの下部からの深さ方向の寸法が、０．８μｍ以上、１．３μｍ以下であり、
前記第１電流広がり領域の、前記第１中間領域の下部からの深さ方向の寸法が、０．５μｍ以上、１．０μｍ以下であることを特徴とする半導体装置。
【請求項４】
請求項１において、
前記トレンチの前記第１の方向の長さが、０．８μｍ以上、１．８μｍ以下であることを特徴とする半導体装置。
【請求項５】
請求項１において、
前記ＪＦＥＴ領域の前記第１の方向の長さが、０．３μｍ以上、１．４μｍ以下であることを特徴とする半導体装置。
【請求項６】
請求項１において、
前記ＪＦＥＴ領域の不純物濃度が、８×１０
１６
ｃｍ
－３
以上、１×１０
１８
ｃｍ
－３
以下であり、
前記第１中間領域の不純物濃度が、１×１０
１６
ｃｍ
－３
以上、１×１０
１７
ｃｍ
－３
以下であり、
前記第１電流広がり領域の不純物濃度が、１×１０
１６
ｃｍ
－３
以上、１×１０
１７
ｃｍ
－３
以下であり、
前記ドリフト領域の不純物濃度が、１×１０
１５
ｃｍ
－３
以上、１×１０
１６
ｃｍ
－３
以下であることを特徴とする半導体装置。
【請求項７】
請求項１において、
前記ドリフト領域と前記ドレイン領域との間に、不純物濃度が前記ドリフト領域よりも高く前記ドレイン領域よりも低い第一導電型のバッファ領域を有することを特徴とする半導体装置。
【請求項８】
請求項７において、
前記バッファ領域の不純物濃度が、１×１０
１７
ｃｍ
－３
以上、１×１０
１９
ｃｍ
－３
以下であることを特徴とする半導体装置。
【請求項９】
請求項７において、
前記バッファ領域は、複数のバッファ層で構成されており、前記複数のバッファ層は、不純物濃度が前記ドレイン領域に向かうにつれて高くなり、厚さが前記ドレイン領域に向かうにつれて薄くなることを特徴とする半導体装置。
【請求項１０】
請求項１において、
前記チャネル領域の不純物濃度は、１×１０
１７
ｃｍ
－３
以上、１×１０
１９
ｃｍ
－３
以下であることを特徴とする半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
トレンチ型のＭＯＳＦＥＴの一種として、縦チャネルフィン構造のトレンチＭＯＳＦＥＴが提案されている。
【０００３】
図７は、従来の縦チャネルフィン構造のトレンチＭＯＳＦＥＴを模式的に示した斜視図である。なお、図７では、ゲート電極、ゲート絶縁膜、層間絶縁膜、ソース電極、ドレイン電極は図示を省略している。
【０００４】
図７に示す従来の半導体装置１は、平面視したとき第１の方向に長手方向を有し第２の方向に短手方向を有し第２の方向に複数配列された複数のトレンチ２を有している。なお、図７の手前の断面における点線で示したトレンチ２は、他の構成要素とトレンチ２との位置関係を説明するために仮想的にトレンチ２に対応する位置を示したものである。
【０００５】
第１導電型の第１ソース領域３は、少なくとも一部が複数のトレンチ２で区切られたフィン構造となっている領域を含んでいる。第１ソース領域３の下面には、第１ソース領域３に接して、複数のトレンチ２で区切られたフィン構造の第２導電型のチャネル領域５が形成されている。チャネル領域５の下方には、第１導電型のＪＦＥＴ領域８が形成されており、ＪＦＥＴ領域８の両側方には第２導電型のボディ領域９が形成されている。チャネル領域５は、ボディ領域９に接続されている。ＪＦＥＴ領域８の下方には、第１導電型のドリフト領域１０が形成されており、ドリフト領域１０の下方には第１導電型のドレイン領域１１が形成されている。
【０００６】
そして、図７に示す従来の半導体装置１は、トレンチ２の内部に配置されたゲート絶縁膜と、少なくとも一部がトレンチ２の内部に配置された領域を含むゲート電極とを有し、チャネル領域５には縦方向（深さ方向）にチャネル電流が流れる。なお、トレンチ２の内部に埋め込まれたゲート電極は、トレンチ２の外部で互いに接続されている。
【０００７】
なお、このような技術に関連する特許文献としては、例えば特許文献１があり、各構成要素の名称や細部の構造は異なるが、特許文献１の段落００４８～００５２、図３、図１４～図１８には、先ほど説明した図７に類似する構成が記載されている。
【先行技術文献】
【特許文献】
【０００８】
特開２００４－２０７２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図７に示す従来の半導体装置１の構造によれば、トレンチピッチを縮小してチャネル密度を上げることでチャネルの数を増やすことができるので、半導体チップ全体で見たときのオン抵抗を低減することができる。しかしながら、図７に示した従来の半導体装置１は、チャネル密度が高い分、オン抵抗は低いが、その分、短絡耐量が低いという課題がある。
【００１０】
また、図７に示す従来の半導体装置１では、ＪＦＥＴ領域８の厚さ（深さ方向の寸法）が薄いので、短絡耐量が低いという課題がある。
（【００１１】以降は省略されています）

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