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公開番号2025140994
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024040679
出願日2024-03-15
発明の名称信号出力回路及び集積回路
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人スズエ国際特許事務所
主分類H03K 19/0175 20060101AFI20250919BHJP(基本電子回路)
要約【課題】複数の信号の出力タイミングを簡単に調整できる信号出力回路を提供すること。
【解決手段】実施形態に係る信号出力回路は、合成回路とラッチ回路を具備する。合成回路は、少なくとも第1データと第2データを用いて、最小パルス幅の異なる少なくとも2つのパルスを含む合成信号を生成する。ラッチ回路は、合成信号が入力される入力端子と、クロックが供給される制御端子を備え、制御端子のレベルが第1レベルの時合成信号を出力し、制御端子のレベルが第1レベルから第2レベルに変化する時、合成信号を保持し、制御端子のレベルが第2レベルの時保持されている合成信号を出力する。
【選択図】図2
特許請求の範囲【請求項１】
少なくとも第１データと第２データを用いて、最小パルス幅の異なる少なくとも２つのパルスを含む合成信号を生成する合成回路と、
前記合成信号が入力される入力端子と、クロックが供給される制御端子を備え、前記制御端子のレベルが第１レベルの時入力されている前記合成信号を出力し、前記制御端子のレベルが前記第１レベルから第２レベルに変化する時、前記入力されている前記合成信号を保持し、前記制御端子のレベルが第２レベルの時保持されている前記合成信号を出力するラッチ回路と、を具備する信号出力回路。
続きを表示（約 1,100 文字）【請求項２】
前記ラッチ回路は、前記クロックに基づいて出力信号を変化させる、請求項１に記載の信号出力回路。
【請求項３】
前記ラッチ回路は、前記クロックに対する前記少なくとも２つのパルスの立ち上がりタイミングまたは前記少なくとも２つのパルスの立ち下がりタイミングを制御する、請求項１に記載の信号出力回路。
【請求項４】
前記少なくとも２つのパルスは、最小パルス幅が前記クロックの周期と等しい第１パルスと、最小パルス幅が前記クロックの周期より短い第２パルスを含む、請求項１に記載の信号出力回路。
【請求項５】
前記合成回路は、
前記第１データが入力され、前記クロックに基づいて出力信号を変化させる第１フリップフロップと、
前記第２データが入力され、前記クロックに基づいて出力信号を変化させる第２フリップフロップと、
前記クロックを遅延する遅延回路と、
前記第２フリップフロップの出力信号と前記遅延回路の出力信号が入力されるアンドゲートと、
前記第１フリップフロップの出力信号と前記アンドゲートの出力信号が入力されるイクスクルーシブ・オアゲートと、を備える請求項１に記載の信号出力回路。
【請求項６】
前記合成回路は、
前記イクスクルーシブ・オアゲートの出力信号と第１信号が入力され、選択信号に基づいて前記イクスクルーシブ・オアゲートの出力信号又は前記第１信号を出力するセレクタと、
前記クロックと前記選択信号が入力されるオアゲートと、をさらに備え、
前記セレクタの出力端子が前記ラッチ回路の前記入力端子に接続され、
前記オアゲートの出力端子が前記ラッチ回路の前記制御端子に接続される、請求項５に記載の信号出力回路。
【請求項７】
前記第１データと前記第２データは前記クロックに基づき変化し、前記第１信号は前記クロックに無関係に変化する請求項６に記載の信号出力回路。
【請求項８】
前記クロックを生成するクロック生成回路と、
前記クロックに基づいて前記第１データと前記第２データを生成するデータ生成回路と、
請求項１乃至請求項７のいずれか一項に記載の前記信号出力回路と、を備える集積回路。
【請求項９】
前記クロックが入力される入力回路と、
前記クロックに基づいて前記第１データと前記第２データを生成するデータ生成回路と、
請求項１乃至請求項７のいずれか一項に記載の前記信号出力回路と、を備える集積回路。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、信号出力回路及び集積回路に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
集積回路では、端子数に制約があるので、異なる種類の複数の信号を切り替えて１つの端子から出力することがある。このため、集積回路は、信号出力回路を備える。信号出力回路は、複数の信号がそれぞれ入力され、複数の信号から１つの信号を選択するための複数の信号経路を備える。信号出力回路は、複数の信号を集積回路の後段の受信側回路が確実にデータを取り込めるように定めた仕様に合わせて出力する。仕様は、出力遅延時間と出力保持時間を含む。出力遅延時間は、クロックの立ち上がりタイミングの後に信号レベルが確定するまでの時間である。出力保持時間は、クロックの立ち上がりタイミングの後に信号レベルを保持し続ける時間である。
【０００３】
信号経路は、複数の信号切替えや合流のための回路素子を含む。集積回路を設計する際は、複数の信号経路それぞれで１つの端子から出力される信号の立ち上がりタイミングと立ち下がりタイミング（以下出力タイミング）が仕様を満たすように、遅延素子（リピータバッファ)の挿入や駆動能力の異なる回路素子への入れ替えが行われる。
信号経路において、遅延素子の挿入で素子数が増えると、標準状態における信号遅延時間が長くなるだけでなく、電圧、温度等の環境の変化による信号遅延時間の変動も大きくなる。標準状態で出力タイミングを調整しても、環境の変化により生じる、または素子の製造過程で生じる遅延時間のバラツキにより、出力タイミングの変動が信号経路毎に異なってしまう。また、駆動能力の異なる回路素子への入れ替えは、これらのばらつきの表れ方が変化する為に試行錯誤が付きまとう。出力遅延時間や出力保持時間の最大値は、様々な条件の中で最大となる経路の信号の遅延時間に依存し、最小値は様々な条件の中で最小となる経路の信号遅延時間に依存する。そのため、複数の信号経路の出力タイミングが仕様を満たすように集積回路を設計することは、レイアウトの設計時間や出力タイミングの検証時間が長くなり、困難である。
【先行技術文献】
【特許文献】
【０００４】
特開２０２２－１５１４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、複数の信号の出力タイミングを簡単に調整できる信号出力回路を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る信号出力回路は、合成回路とラッチ回路を具備する。合成回路は、少なくとも第１データと第２データを用いて、最小パルス幅の異なる少なくとも２つのパルスを含む合成信号を生成する。ラッチ回路は、合成信号が入力される入力端子と、クロックが供給される制御端子を備える。ラッチ回路は、制御端子のレベルが第１レベルの時入力されている合成信号を出力し、制御端子のレベルが第１レベルから第２レベルに変化する時、入力されている合成信号を保持し、制御端子のレベルが第２レベルの時保持されている合成信号を出力する。
【図面の簡単な説明】
【０００７】
第１実施形態に係る信号出力回路を含む集積回路の一例を説明するための図。
第１実施形態に係る信号出力回路の一例を説明するための図。
第１実施形態に係るフリップフロップのタイミングチャートの一例を示す図。
第１実施形態に係るラッチのタイミングチャートの一例を示す図。
第１実施形態に係る信号出力回路のタイミングチャートの一例を示す図。
第２実施形態に係る信号出力回路の一例を含む集積回路の一例を説明するための図。
第２実施形態に係る信号出力回路の一例を説明するための図。
第３実施形態に係る信号出力回路の一例を含む集積回路の一例を説明するための図。
第３実施形態に係る信号出力回路の一例を説明するための図。
第３実施形態に係る信号出力回路のタイミングチャートの一例を示す図。
第３実施形態に係る信号出力回路のタイミングチャートの他の例を示す図。
第４実施形態に係る信号出力回路の一例を含む集積回路の一例を説明するための図。
第４実施形態に係る信号出力回路の一例を説明するための図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施形態を説明する。以下の説明は、実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、以下に説明する構成要素の構造、形状、配置、材質等に限定されるものではない。当業者が容易に想到し得る変形は、当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各要素のサイズ、厚み、平面寸法又は形状等を実際の要素に対して変更して模式的に表す場合もある。複数の図面において、互いの寸法の関係や比率が異なる要素が含まれることもある。複数の図面において、対応する要素には同じ参照数字を付して重複する説明を省略する場合もある。いくつかの要素に複数の呼称を付す場合があるが、これら呼称の例はあくまで例示であり、これらの要素に他の呼称を付すことを否定するものではない。複数の呼称が付されていない要素についても、他の呼称を付すことを否定するものではない。「接続」は直接接続のみならず、他の要素を介した接続を含む場合もある。要素の数を複数であると明記しない場合、その要素は、単数の要素であってもよいし、複数の要素であってもよい。
【０００９】
第１実施形態
図１は、第１実施形態に係る信号出力回路１０
１
の一例を含む集積回路１２
１
の一例を説明するための図である。集積回路１２
１
は、後段の受信側回路（図示せず）にデータ信号（以下、データと略称される）を供給する。受信側回路はデータを利用する。データの生成、利用にはクロック信号（以下、クロックと略称される）が必要である。第１実施形態では、集積回路１２
１
がクロックを生成し、クロックに基づいてデータを生成し、データとクロックを受信側回路に供給する。集積回路１２
１
ではなく受信側回路がクロックを生成し、集積回路１２
１
にクロックを供給してもよい。
【００１０】
集積回路１２
１
は、信号出力回路１０
１
に加えて、クロック生成回路１４、データ生成回路１６、出力バッファ１８，２０及び出力端子２２，２４を備える。出力端子２２、２４は、受信側回路に接続される。
（【００１１】以降は省略されています）

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