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公開番号2024153842
公報種別公開特許公報(A)
公開日2024-10-29
出願番号2024124726,2022525939
出願日2024-07-31,2022-04-01
発明の名称半導体デバイス及びその形成方法
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人
主分類H10B 43/27 20230101AFI20241022BHJP()
要約【課題】半導体チャネルと側壁SEG又は導電層との間の接触抵抗を低減することができる解決策を導入する。
【解決手段】三次元(3D)メモリデバイス及びそれを形成するための方法が開示される。特定の態様では、スタック構造は、交互配置された誘電体層及び導電層と、スタック構造内に延在するチャネル構造と、スタック構造上に配置されたドープ半導体層と、を含む。ドープ半導体層は、チャネル構造の端部及びスタック構造を覆い、チャネル構造は、ドープチャネル層を有するチャネル層を含む。
【選択図】図14B
特許請求の範囲【請求項１】
三次元（３Ｄ）メモリデバイスであって、
交互配置された誘電体層及び導電層を含むスタック構造と、
前記スタック構造内に延在するチャネル構造と、
前記スタック構造上に配置されたドープ半導体層と、を備え、
前記ドープ半導体層が、前記チャネル構造の端部及び前記スタック構造を覆い、前記チャネル構造が、ドープチャネル層を有するチャネル層を含む、
三次元（３Ｄ）メモリデバイス。
続きを表示（約 1,200 文字）【請求項２】
三次元（３Ｄ）メモリデバイスであって、
第１の半導体構造であって、
交互配置された誘電体層及び導電層を備えるスタック構造、
前記スタック構造内に延在するチャネル構造、及び
前記スタック構造上に配置されたドープ半導体層を備え、
前記ドープ半導体層が、前記チャネル構造の端部及び前記スタック構造を覆い、前記チャネル構造が、ドープチャネル層を有するチャネル層を備える、第１の半導体構造と、
前記第１の半導体構造に接合している第２の半導体構造と、
を備える、三次元（３Ｄ）メモリデバイス。
【請求項３】
前記ドープチャネル層の端部が、前記ドープ半導体層内に延在する、請求項１又は２に記載の３Ｄメモリデバイス。
【請求項４】
前記ドープチャネル層のドーピング濃度及び前記ドープ半導体層のドーピング濃度が同じである、請求項１から３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項５】
前記ドープチャネル層のドーピング濃度及び前記ドープ半導体層のドーピング濃度が各々、１０
１３
ｃｍ
－３
～１０
２３
ｃｍ
－３
である、請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。
【請求項６】
前記ドープチャネル層が、少なくとも２つの異なるドーピング濃度部分を含む、請求項１から５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項７】
前記ドープチャネル層が、第１のドーピング部分及び第２のドーピング部分を含み、前記第１のドーピング部分のドーピング濃度が、前記第２のドーピング部分のドーピング濃度よりも高い、請求項６に記載の３Ｄメモリデバイス。
【請求項８】
前記ドープチャネル層が、前記チャネル構造の前記端部から、前記交互配置された導電層の１番上の最上部導電層、前記交互配置された導電層の最上部から２番目の導電層、又は前記交互配置された導電層の最上部から３番目の導電層の位置に横方向に対応する位置まで延在する、請求項１から７のいずれか一項に記載の３Ｄメモリデバイス。
【請求項９】
前記スタック構造内に延在する前記チャネル構造が、蓄積膜をさらに含み、前記蓄積膜が、前記チャネル層を少なくとも部分的に取り囲み、前記蓄積膜が、内側から外側に半径方向に配置された、トンネル層、蓄積層、及びブロック層を含む、請求項１から８のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１０】
第１のコンタクトと、
前記ドープ半導体層内の第２のコンタクトと、をさらに備え、
前記第１のコンタクトが、周辺コンタクトの端部と接触しており、前記第２のコンタクトが、前記チャネル層に電気的に接続されている、請求項１から９のいずれか一項に記載の３Ｄメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【背景技術】
【０００１】
［関連出願の相互参照］
本出願は、２０２１年６月３０日に出願された中国特許出願第２０２１１０７３６１４７．７号の優先権の利益を主張し、その全体が参照により本明細書に組み込まれる。
続きを表示（約 1,000 文字）【０００２】
本開示は、三次元（３Ｄ）メモリデバイス及びその製造方法に関する。
【０００３】
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、及び製造プロセスを向上させることによって、より小さいサイズにスケーリングされる。しかしながら、メモリセルの特徴サイズが下限に近づくにつれて、プレーナプロセス及び製造技術は難易度が高くなり、コストがかかるようになる。その結果、プレーナ型メモリセルのメモリ密度は上限に近づく。
【０００４】
３Ｄメモリ構造は、プレーナ型メモリセルにおける密度制限に対処することができる。３Ｄメモリ構造は、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスと、を含む。
【発明の概要】
【０００５】
一態様では、３Ｄメモリデバイスは、交互配置された誘電体層及び導電層を含むスタック構造と、スタック構造内に延在するチャネル構造と、スタック構造上に配置されたドープ半導体層と、を備える。ドープ半導体層は、チャネル構造の端部及びスタック構造を覆い、チャネル構造は、ドープチャネル層を有するチャネル層を含む。
【０００６】
いくつかの実施態様では、ドープチャネル層のドーピング濃度及びドープ半導体層のドーピング濃度が同じである。
【０００７】
いくつかの実施態様では、ドープチャネル層のドーピング濃度及びドープ半導体層のドーピング濃度が各々、１０
１３
ｃｍ
－３
～１０
２３
ｃｍ
－３
である。
【０００８】
いくつかの実施態様では、ドープチャネル層は、少なくとも２つの異なるドーピング濃度部分を含む。
【０００９】
いくつかの実施態様では、ドープチャネル層は、第１のドーピング部分及び第２のドーピング部分を含み、第１のドーピング部分のドーピング濃度は、第２のドーピング部分のドーピング濃度よりも高い。
【００１０】
いくつかの実施態様では、第１のドーピング部分の深さは、交互配置された導電層の１番上の最上部導電層、交互配置された導電層の最上部から２番目の導電層、又は交互配置された導電層の最上部から３番目の導電層の深さに横方向に対応する。
（【００１１】以降は省略されています）

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