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公開番号2025000927
公報種別公開特許公報(A)
公開日2025-01-07
出願番号2024173198,2022570684
出願日2024-10-02,2020-07-31
発明の名称コンタクト構造体を形成するための方法およびその半導体デバイス
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類H10B 43/50 20230101AFI20241224BHJP()
要約【課題】コンタクト構造体及びその半導体デバイスを形成する方法を提供する。
【解決手段】コンタクト構造体及びその半導体デバイスを形成する方法の実施形態が開示される。一例では、半導体デバイスを形成する方法は、ベース構造体の第1の表面からベース構造体内にスペーサー構造体を形成し、スペーサー構造体に囲まれた第1のコンタクト部分を形成し、第1のコンタクト部分と接触する第2のコンタクト部分を形成することを含む。第2のコンタクトは、ベース構造体の第2の表面からベース構造体内に延びる。
【選択図】図2A
特許請求の範囲【請求項１】
絶縁層と、
前記絶縁層と積層された導電性層であって、前記導電性層が第１の導電性の副層と第２の導電性の副層とを含む、導電性層と、
前記絶縁層から離れた前記導電性層の側に配置されたメモリスタックと、
前記導電性層を貫通するスペーサー構造体と、
前記スペーサー構造体内にあり、前記絶縁層を通って垂直に延在しているコンタクト構造体であって、前記コンタクト構造体が、互いに接触している第１のコンタクト部分及び第２のコンタクト部分を含む、コンタクト構造体と、
半導体チャネルを含むチャネル構造体と、
を備え、
前記第２のコンタクト部分の横方向断面積が、前記第１のコンタクト部分の横方向断面積よりも大きく、
前記半導体チャネルの一部が、前記第１の導電性の副層と接触しており、前記第２の導電性の副層が、前記第１の導電性の副層と前記メモリスタックとの間に配置されている、
半導体デバイス。
続きを表示（約 1,100 文字）【請求項２】
前記第１の導電性の副層及び前記第２の導電性の副層が同じ材料を含む、請求項１に記載の半導体デバイス。
【請求項３】
前記メモリスタックを通って垂直に前記導電性層に延在している絶縁スペーサーと、
前記絶縁層を通って垂直に前記導電性層に延在しているソースコンタクト構造体と、
をさらに備え、
前記ソースコンタクト構造体と前記メモリスタックとの間の距離が、前記絶縁スペーサーの端部と前記メモリスタックとの間の距離よりも大きい、請求項１に記載の半導体デバイス。
【請求項４】
前記メモリスタックが、前記導電性層の上に、前記コンタクト構造体から離れた、交互配置されたスタック導電性層及びスタック誘電性層を含み、前記チャネル構造体が、前記メモリスタックを通って前記導電性層に延びている、請求項１に記載の半導体デバイス。
【請求項５】
前記チャネル構造体が、前記半導体チャネルと接触し、前記半導体チャネルを囲むメモリ層をさらに備える、請求項１に記載の半導体デバイス。
【請求項６】
前記メモリ層が、第１の部分及び第２の部分を含み、前記第１の導電性の副層が、前記第１の部分と前記第２の部分との間に配置される、請求項５に記載の半導体デバイス。
【請求項７】
前記スペーサー構造体が誘電材料を含む、請求項１に記載の半導体デバイス。
【請求項８】
前記第１のコンタクト部分がタングステンを含み、前記第２のコンタクト部分がアルミニウムを含む、請求項１に記載の半導体デバイス。
【請求項９】
絶縁層と、
前記絶縁層と積層された導電性層と、
前記絶縁層から離れた前記導電性層の側に配置されたメモリスタックと、
前記導電性層を貫通するスペーサー構造体と、
前記スペーサー構造体内にあり、前記絶縁層を通って垂直に延在しているコンタクト構造体と、
前記メモリスタックを通って前記導電性層に垂直に延在している絶縁スペーサーと、
前記絶縁層を通って垂直に延在しており、前記導電性層と接触するソースコンタクト構造体と、
を備え、
前記ソースコンタクト構造体と前記メモリスタックとの間の距離が、前記絶縁スペーサーの端部と前記メモリスタックとの間の距離よりも大きい、半導体デバイス。
【請求項１０】
前記ソースコンタクト構造体が、前記半導体デバイスのメモリストリングのソースを電気的に接続する、請求項９に記載の半導体デバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示の実施形態は、コンタクト構造体を形成するための方法およびその半導体デバイスに関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
平面的なメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さいサイズに縮小される。しかし、メモリセルの特徴サイズが下限に接近するにつれて、平面的なプロセスおよび製作技法は、困難になり、コストがかかるようになる。結果として、平面的なメモリセルのためのメモリ密度は、上限に接近する。
【０００３】
３Ｄメモリアーキテクチャは、平面的なメモリセルの密度の制限に対処することが可能である。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへのおよびメモリアレイからの信号を制御するための周辺デバイスとを含む。
【発明の概要】
【課題を解決するための手段】
【０００４】
コンタクト構造体を形成するための方法およびその半導体デバイスの実施形態が、本明細書で開示されている。
【０００５】
１つの例において、半導体デバイスは、絶縁層と、絶縁層の上の導電性層と、導電性層の中にあり、絶縁層と接触しているスペーサ構造体とを含む。また、半導体デバイスは、スペーサ構造体の中にあり、絶縁層を通って垂直方向に延在している第１のコンタクト構造体を含む。第１のコンタクト構造体は、互いに接触している第１のコンタクト部分および第２のコンタクト部分を含む。第２のコンタクト部分の上側表面は、導電性層の上側表面と同一平面上にある。
【０００６】
別の例において、半導体デバイスは、絶縁層と、絶縁層の上の導電性層と、導電性層の中にあり、絶縁層と接触しているスペーサ構造体とを含む。また、半導体デバイスは、スペーサ構造体の中にあり、絶縁層を通って垂直方向に延在している第１のコンタクト構造体を含む。第１のコンタクト構造体は、互いに接触している第１のコンタクト部分および第２のコンタクト部分を含む。また、コンタクト構造体は、第１のコンタクト部分の下側表面が、導電性層の上側表面の下方にあるコンタクトインターフェースにおいて、第２のコンタクト部分の上側表面と接触していることを含む。
【０００７】
さらに別の例において、半導体デバイスを形成するための方法は、ベース構造体の第１の表面からベース構造体の中へスペーサ構造体を形成するステップと、スペーサ構造体によって取り囲まれている第１のコンタクト部分を形成するステップと、第１のコンタクト部分と接触している第２のコンタクト部分を形成するステップとを含む。第２のコンタクト部分は、ベース構造体の第２の表面からベース構造体の中へ延在している。
【０００８】
添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の実施形態を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。
【図面の簡単な説明】
【０００９】
半導体デバイスの中の既存のコンタクト構造体の断面図である。
本開示のいくつかの実施形態による、半導体デバイスの中の例示的なコンタクト構造体の断面図である。
本開示のいくつかの実施形態による、図２Ａのコンタクト構造体の上面図である。
本開示のいくつかの実施形態による、半導体デバイスの中の別の例示的なコンタクト構造体の断面図である。
本開示のいくつかの実施形態による、図３Ａのコンタクト構造体の上面図である。
本開示のいくつかの実施形態による、コンタクト構造体を形成するための例示的な製作プロセスを図示する図である。
本開示のいくつかの実施形態による、コンタクト構造体を形成するための例示的な製作プロセスを図示する図である。
本開示のいくつかの実施形態による、コンタクト構造体を形成するための例示的な製作プロセスを図示する図である。
本開示のいくつかの実施形態による、コンタクト構造体を形成するための例示的な製作プロセスを図示する図である。
本開示のいくつかの実施形態による、別のコンタクト構造体を形成するための例示的な製作プロセスを図示する図である。
本開示のいくつかの実施形態による、別のコンタクト構造体を形成するための例示的な製作プロセスを図示する図である。
本開示のいくつかの実施形態による、別のコンタクト構造体を形成するための例示的な製作プロセスを図示する図である。
本開示のいくつかの実施形態による、別のコンタクト構造体を形成するための例示的な製作プロセスを図示する図である。
本開示のさまざまな実施形態による、例示的な半導体デバイスの一部を図示する図である。
本開示のいくつかの実施形態による、コンタクト構造体を形成するための例示的な方法のフローチャートである。
本開示のいくつかの実施形態による、別のコンタクト構造体を形成するための例示的な方法のフローチャートである。
【発明を実施するための形態】
【００１０】
本開示の実施形態が、添付の図面を参照して説明される。
（【００１１】以降は省略されています）

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