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公開番号2025004245
公報種別公開特許公報(A)
公開日2025-01-14
出願番号2024180429,2021185282
出願日2024-10-16,2018-03-01
発明の名称半導体構造および半導体構造の形成方法
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人
主分類H10B 43/10 20230101AFI20250106BHJP()
要約【課題】半導体構造のデバイス性能を改善する。
【解決手段】半導体構造の形成方法は、基板200の第1の領域および第2の領域上に材料層を形成するステップと、材料層上にマスク層を形成するステップと、マスク層上にパターン化層を形成するステップであって、パターン化層が、第1の領域および第2の領域を覆っており、第1の領域に複数のチャネルホールを形成する複数の開口部を含み、第1の領域に複数のチャネルホールを形成する複数の開口部は、第1の領域と第2の領域との境界に隣接する第1の開口部、および境界から第1の開口部よりもさらに離間している第2の開口部を含み、第1の開口部は楕円形を有しており、第2の開口部は円形を有している、ステップ等を含む。
【選択図】図8
特許請求の範囲【請求項１】
半導体デバイスを形成する方法であって、
半導体層の第１の領域および第２の領域上に材料層を形成するステップであって、前記第１の領域が前記第２の領域に隣接している、ステップと、
前記材料層側にマスク層を形成するステップと、
前記マスク層側にパターン化層を形成するステップであって、前記パターン化層が、前記第１の領域および前記第２の領域を覆っており、前記第１の領域に複数のチャネルホールを形成する複数の開口部を含み、前記第１の領域に複数のチャネルホールを形成する前記複数の開口部は、前記第１の領域と前記第２の領域との境界に隣接する第１の開口部、および前記境界から前記第１の開口部よりもさらに離間している第２の開口部を含み、前記第１の開口部は楕円形を有しており、前記第２の開口部は円形を有している、ステップと、
前記パターン化層を使用して前記マスク層をパターン化することにより、パターン化マスク層を形成するステップと、
前記パターン化マスク層を使用して前記材料層をパターン化するステップと
を含む、
方法。
続きを表示（約 1,100 文字）【請求項２】
前記複数の開口部が有する開口部のサイズが、前記開口部の面積、長さ、および幅のうちの１または複数を含む、
請求項１に記載の方法。
【請求項３】
前記半導体層の上面に平行であり、前記第２の領域から前記第１の領域を指し示す第１の方向に沿った前記第１の開口部の長さが、前記半導体層の前記上面に平行であり、前記第１の方向に垂直となる第２の方向に沿った前記第１の開口部の幅よりも大きい、
請求項１に記載の方法。
【請求項４】
前記第１の方向に沿った前記第２の開口部の長さが、前記第２の方向に沿った前記第２の開口部の幅と同じである、
請求項３に記載の方法。
【請求項５】
前記複数の開口部が、前記境界に隣接する１または複数の第１の開口部、および前記境界から前記第１の開口部よりもさらに離間している１または複数の第２の開口部をさらに含み、前記第１の開口部のサイズが前記第２の開口部のサイズよりも大きい、
請求項３または４に記載の方法。
【請求項６】
前記第１の開口部および前記第２の開口部が、前記第１の方向に沿った複数の横列と、前記第２の方向に沿った複数の縦列とを含むアレイを形成しており、前記第１の開口部は、前記境界に隣接する第１の列にあり、前記第２の開口部は、前記第１の方向に沿って前記境界からさらに離間している、前記第１の列に隣接する少なくとも第２の列にある、
請求項５に記載の方法。
【請求項７】
前記第１の開口部のサイズが同じであり、前記第２の列にある前記第２の開口部のサイズが同じである、
請求項６に記載の方法。
【請求項８】
前記半導体層の上面に平行となる平面に沿って、前記第１の開口部のサイズは、前記第２の開口部のサイズよりも大きく、前記第１の開口部のアスペクト比は、前記第２の開口部のアスペクト比と同じか、前記第２の開口部のアスペクト比よりも低い、
請求項１に記載の方法。
【請求項９】
前記第１の方向に沿って前記境界からさらに離間している、前記第２の列に隣接する少なくとも第３の列に前記第２の開口部がさらに配置されており、前記第２の開口部のサイズが同じである、
請求項６に記載の方法。
【請求項１０】
前記第１の方向に沿って前記境界からさらに離間している、前記第２の列に隣接する少なくとも第３の列に前記第２の開口部がさらに配置されており、前記第１の列にある前記第１の開口部、ならびに前記第２の列および前記第３の列にある前記第２の開口部のサイズが、前記第１の方向に沿って減少している、
請求項６に記載の方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体構造および半導体構造の形成方法に関する。
続きを表示（約 3,100 文字）【背景技術】
【０００２】
［関連出願の相互参照］
本出願は、２０１７年３月７日に出願された中国特許出願第２０１７１０１３４０３３．９号の優先権を主張し、その内容全体は参照により本明細書に組み込まれる。
【０００３】
半導体メモリは、その動作特性に応じて揮発性メモリと不揮発性メモリとに分類することができる。揮発性メモリとは、外部電源が供給されていない場合にデータ記憶を失う可能性のあるメモリデバイスを指す。揮発性メモリとしては、たとえば静的ＲＡＭ（ＳＲＡＭ）、動的ＲＡＭ（ＤＲＡＭ）、および同期ＤＲＡＭ（ＳＤＲＡＭ）が挙げられる。不揮発性メモリとしては、たとえば読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、相変化ＲＡＭ（ＰＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、および強誘電体ＲＡＭが挙げられる。現在フラッシュメモリは、ＮＯＲフラッシュメモリとＮＡＮＤフラッシュメモリとを含む重要なタイプの不揮発性メモリとなっている。
【０００４】
統合と保存の需要が高まり続けていることを受け、３Ｄ（三次元）ＮＡＮＤメモリが登場した。３ＤＮＡＮＤメモリは、平面ＮＡＮＤメモリをベースとした新しいタイプの製品である。３ＤＮＡＮＤメモリの主な特徴は、平面構造から発展させた三次元構造である。この三次元構造により、チップのレイアウト面積が大幅に削減され、製造コストが低下している。
【発明の概要】
【０００５】
本明細書では、３Ｄメモリアーキテクチャおよびその製造方法の実施形態を開示する。
【０００６】
本開示の一実施形態によれば、半導体構造を形成する方法を提供する。一実施例では、半導体構造を形成する方法は、基板に対する平面視で一の方向に並ぶ前記基板の第１の領域および第２の領域上に材料層を形成するステップであって、前記第１の領域が前記第２の領域に隣接している、ステップと、前記材料層上にマスク層を形成するステップであって、前記マスク層が前記第１の領域および前記第２の領域を覆っている、ステップと、前記マスク層上にパターン化層を形成するステップであって、前記パターン化層が前記第１の領域および前記第２の領域を覆っており、前記第１の領域に対応している複数の開口部を含み、前記複数の開口部は、前記第１の領域と前記第２の領域との境界に隣接する第１の開口部、および前記境界から前記第１の開口部よりもさらに離間している第２の開口部を含み、前記第１の開口部のサイズは、前記基板の上面に平行となる平面に沿った前記第２の開口部のサイズよりも大きい、ステップと、前記パターン化層を使用して前記マスク層をパターン化することにより、パターン化マスク層を形成するステップと、前記パターン化マスク層を使用して、前記材料層に、前記第１の開口部から第１のチャネルホールを形成し、前記第２の開口部から第２のチャネルホールを形成するステップとを含み、前記第１のチャネルホールのアスペクト比は、前記第２のチャネルホールのアスペクト比と同じである。
【０００７】
本開示の実施形態によれば、半導体構造が提供される。一実施例では、半導体構造は、基板であって、当該基板に対する平面視で一の方向に並ぶ第１の領域および前記第１の領域に隣接する第２の領域を含む基板と、前記第１の領域および前記第２の領域の上方にある材料層と、前記材料層において前記第１の領域に対応している複数のデバイス開口部とを備え、前記第１の領域と前記第２の領域との境界に最も近接している第１のデバイス開口部のサイズが、前記境界に対して前記第１のデバイス開口部よりもさらに離間している第２のデバイス開口部のサイズよりも大きく、前記第１のデバイス開口部の底部が、前記基板を露出させており、前記第１のデバイス開口部のアスペクト比は、前記第２のデバイス開口部のアスペクト比と同じである。
【発明の効果】
【０００８】
開示している方法および構造を含む本開示が提供する技術的解決策は、従来技術と比較して次の利点を有する。
【０００９】
本技術的解決策によれば、第１の開口部の寸法を第２の開口部の寸法よりも大きくすることができ、第１の方向に沿った第１の開口部の寸法は第２の方向に沿った第２の開口部の寸法よりも大きい。また、第１のチャネルホールのアスペクト比は、前記第２のチャネルホールのアスペクト比と同じか、これよりも低い。一態様では、第１の開口部は第２の領域に隣接している。すなわち、第１の開口部は第１の領域の境界上に位置する。半導体製造において、スタック構造をエッチングしてチャネルホールを形成する場合、第１の開口部を形成する際にスタック構造の一部に生じるエッチング負荷効果（たとえば、被エッチング材料量に対するエッチング率の依存性）は、第２の開口部を形成する際にスタック構造の一部に生じるエッチング負荷効果とは異なっている。このため、本開示が提供する技術的解決策を用いることにより、チャネルホール（たとえば、第１の開口部に対応する）のサイズが過度に小さいために、基板を露出させることができないなどの技術的課題を回避または軽減することができる。また、半導体チャネルの電流特性を改善することができる。別の態様では、第１の開口部と第２の開口部との間の距離が過度に短いなどの技術的課題を回避または軽減することができる。半導体製造では多くの場合、スタック構造において隣り合う半導体チャネル間にワード線を形成するためのトレンチを形成し、また導体層を堆積させてトレンチを充填している。提供している技術的解決策により、第１の開口部から形成される半導体チャネルと第２の開口部から形成される半導体チャネルとの間のトレンチ内に、導体をその後充填する際の障害を回避または軽減することができる。したがって、形成される半導体構造のデバイス性能をより改善されたものとすることができる。
【００１０】
いくつかの実施形態では、パターン化開口部のアレイは、第１の方向に沿って奇数個の列を含む。いくつかの実施形態では、第２の領域から第１の領域を指し示す方向に沿って隣り合うパターン化開口部間の距離が減少し、中間列と隣り合う２つの列との間の距離を同じとすることができる。いくつかの実施形態では、パターン化開口部のアレイは、第１の方向に沿って偶数個の列を含む。いくつかの実施形態では、第２の領域から第１の領域を指し示す方向に沿って、隣り合うパターン化開口部間の距離が減少している。半導体製造において多くの場合、ワード線を形成するためのトレンチの充填は、たとえば第１の開口部から形成される半導体チャネルと第２の開口部から形成される半導体チャネルとの間の空間にあるトレンチに、導体を充填することにより達成される。導体は多くの場合流動性を有しているため、第２の領域から第１の領域を指し示す方向に沿って、他のトレンチをこれによって充填することができる。このため、隣り合うパターン化開口部間の距離が徐々に減少することにより、その流動性から導体でトレンチをより効果的に充填することができる。形成される半導体構造のデバイス性能をより改善されたものとすることができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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