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公開番号2025097132
公報種別公開特許公報(A)
公開日2025-06-30
出願番号2023213250
出願日2023-12-18
発明の名称半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人個人
主分類H10D 30/65 20250101AFI20250623BHJP()
要約【課題】さらなる高耐圧化を可能とする半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板内に形成された第1半導体領域と、半導体基板内に形成された埋込領域と、埋込領域上に配置された第2半導体領域と、埋込領域上に配置された第3半導体領域と、第2半導体領域内に形成されたドレイン領域と、第3半導体領域内に形成されたソース領域と、半導体基板の上面上に形成されたゲート電極層と、を備え、第1半導体領域は、第3半導体領域と埋込領域との間に形成された第1領域と、第2半導体領域と埋込領域との間に形成された第2領域と、を有する。半導体基板、第1半導体領域、第2半導体領域は、それぞれ第1導電型を有し、埋込領域、第3半導体領域は、それぞれ第1導電型とは反対の第2導電型を有する。
【選択図】図1
特許請求の範囲【請求項１】
上面を有する半導体基板と、
前記半導体基板内に形成された第１半導体領域と、
前記半導体基板内又は前記第１半導体領域内に形成された埋込領域と、
前記第１半導体領域内に形成され、前記埋込領域上に配置された第２半導体領域と、
前記第１半導体領域内に形成され、前記埋込領域上に配置された第３半導体領域と、
前記第２半導体領域内に形成されたドレイン領域と、
前記第３半導体領域内に形成されたソース領域と、
前記半導体基板の前記上面上に形成されたゲート電極層と、を備え、
前記第１半導体領域は、
前記半導体基板の前記上面に垂直な方向において、前記第３半導体領域と前記埋込領域との間に形成された第１領域と、
前記半導体基板の前記上面に垂直な方向において、前記第２半導体領域と前記埋込領域との間に形成された第２領域と、を有し、
前記半導体基板、前記第１半導体領域、前記第２半導体領域は、それぞれ第１導電型を有し、
前記埋込領域、前記第３半導体領域は、それぞれ前記第１導電型とは反対の第２導電型を有し、
前記第１領域の不純物濃度及び前記第２領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも高い、
半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記第２領域の不純物濃度は、前記第１領域の不純物濃度以下である、
請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の前記上面を基準面とした時に、前記第１領域の深さと前記第２領域の深さは、互いに異なる、
請求項１に記載の半導体装置。
【請求項４】
前記半導体基板の前記上面を基準面とした時に、前記第１領域の形成位置は、前記第２領域の形成位置よりも浅い、
請求項１に記載の半導体装置。
【請求項５】
前記第１領域は、前記半導体基板の前記上面に沿う方向において、前記第２領域と離隔する、
請求項１に記載の半導体装置。
【請求項６】
前記第２半導体領域は、前記ドレイン領域、ドリフト領域、及び前記第１導電型を有するウエル領域を有し、
前記ウエル領域は、前記ドレイン領域の下に配置されており、
平面視において、前記ウエル領域は、前記第１領域に内包されており、
前記ドリフト領域の不純物濃度は、前記ウエル領域の不純物濃度よりも低く、
前記ドレイン領域の不純物濃度は、前記ウエル領域の不純物濃度よりも高い、
請求項１に記載の半導体装置。
【請求項７】
平面視において、前記第１領域の前記第２領域に面する端部は、前記ゲート電極層の前記ドレイン領域に面する端部と前記第３半導体領域との間に位置する、
請求項６に記載の半導体装置。
【請求項８】
平面視において、前記第２領域の前記第１領域に面する端部は、前記ウエル領域と前記ゲート電極層の前記ドレイン領域に面する端部との間に位置する、
請求項６に記載の半導体装置。
【請求項９】
さらに、前記第２半導体領域内、かつ前記半導体基板の前記上面に形成された第１素子分離絶縁層と、
前記第３半導体領域、前記第１半導体領域、及び前記埋込領域を貫通して形成された第２素子分離絶縁層と、を備え、
前記半導体基板の前記上面を基準面とした時に、前記第２素子分離絶縁層の深さは、前記第１素子分離絶縁層の深さよりも大きい、
請求項６に記載の半導体装置。
【請求項１０】
前記第１素子分離絶縁層は、前記ドリフト領域内に形成される、
請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関し、特にＬＤＭＯＳ（ＬａｔｅｒａｌｌｙＤｉｆｆｕｓｅｄＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ：横方向拡散ＭＯＳ）トランジスタを備える半導体装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
ＬＤＭＯＳトランジスタは、ドレイン領域を横方向に拡張することにより、ドレインとゲートとの間の電界強度を緩和する構造を有する。したがって、ＬＤＭＯＳトランジスタは、高い耐圧を有するため、自動車、モータ駆動、オーディオアンプなどに使用されている。
【０００３】
特許文献１は、第１導電型を有する埋込領域と第１導電型を有するボディ領域との間に、埋込領域とボディ領域とを分離する第２導電型の不純物領域を備えるＬＤＭＯＳトランジスタを開示している。当該不純物領域を設けることにより、ドレインとバックゲートに高電圧を印加した時のドレイン領域の縦方向（深さ方向）の電界を緩和できるため、耐圧を向上させることが可能となる。
【先行技術文献】
【特許文献】
【０００４】
特開２０１９－０４６９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＬＤＭＯＳトランジスタは、デバイスサイズの縮小とともに、さらなる高耐圧化が要求される。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本開示において、半導体装置は、上面を有する半導体基板と、前記半導体基板内に形成された第１半導体領域と、前記半導体基板内又は前記第１半導体領域内に形成された埋込領域と、前記第１半導体領域内に形成され、前記埋込領域上に配置された第２半導体領域と、前記第１半導体領域内に形成され、前記埋込領域上に配置された第３半導体領域と、前記第２半導体領域内に形成されたドレイン領域と、前記第３半導体領域内に形成されたソース領域と、前記半導体基板の前記上面上に形成されたゲート電極層と、を備える。前記第１半導体領域は、前記半導体基板の前記上面に垂直な方向において、前記第３半導体領域と前記埋込領域との間に形成された第１領域と、前記半導体基板の前記上面に垂直な方向において、前記第２半導体領域と前記埋込領域との間に形成された第２領域と、を有する。前記半導体基板、前記第１半導体領域、前記第２半導体領域は、それぞれ第１導電型を有する。前記埋込領域、前記第３半導体領域は、それぞれ前記第１導電型とは反対の第２導電型を有する前記第１領域の不純物濃度及び前記第２領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも高い。
【発明の効果】
【０００７】
本開示により、さらなる高耐圧化を可能とする半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
図１は、本開示の半導体装置の断面図である。
図２は、本開示の半導体装置の断面図である。
図３は、本開示の半導体装置の断面図である。
図４は、比較例の半導体装置の断面図である。
図５は、半導体装置におけるインパクトイオンの濃度分布を示す図である。
図６は、半導体装置における電界強度分布を示す図である。
図７は、半導体装置のＯＦＦ状態における耐圧と第２領域の不純物ドープ量との相関を示す図である。
図８は、半導体装置のＯＦＦ状態における耐圧とチャネル長方向におけるＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）の幅との間の相関を示す図である。
図９は、規格化オン抵抗とチャネル長方向におけるＳＴＩの幅との間の相関を示す図である。
図１０は、本開示の半導体装置の断面図である。
図１１は、本開示の半導体装置の断面図である。
【発明を実施するための形態】
【０００９】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。明細書及び図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態の少なくとも一部は、互いに任意に組み合わされてもよい。
【００１０】
本開示に係る半導体装置では、半導体基板、半導体領域、拡散領域、トランジスタなどの導電型（ｐ型もしくはｎ型）を反転させてもよい。そのため、ｎ型及びｐ型の一方の導電型を第１導電型とし、他方の導電型を第２導電型とした場合、第１導電型をｐ型、第２導電型をｎ型とすることもできるし、反対に第１導電型をｎ型、第２導電型をｐ型とすることもできる。
（【００１１】以降は省略されています）

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