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公開番号2025099127
公報種別公開特許公報(A)
公開日2025-07-03
出願番号2023215551
出願日2023-12-21
発明の名称回路装置
出願人セイコーエプソン株式会社
代理人個人,個人,個人
主分類H10D 89/60 20250101AFI20250626BHJP()
要約【課題】静電保護機能を有し、製造プロセスの共通化の適用範囲が広い回路装置の提供。
【解決手段】回路装置10は、第1端子T1と、第2端子T2と、サイリスター回路20と、電圧ホールド回路30と、トリガートランジスターTTと、所定キャパシターCSと、所定抵抗RSと、を含む。サイリスター回路20は、第1端子T1と第1ノードであるノードNAとの間に設けられる。電圧ホールド回路30は、第1ノードであるノードNAと第2端子T2との間に設けられる。トリガートランジスターTTは、サイリスター回路20にトリガー電流を流す。所定キャパシターCSは、第1端子T1とトリガートランジスターTTのゲートとの間に設けられる。所定抵抗RSは、トリガートランジスターTTのゲートと第2端子T2との間に設けられる。
【選択図】図1
特許請求の範囲【請求項１】
第１端子と、
第２端子と、
前記第１端子と第１ノードとの間に設けられるサイリスター回路と、
前記第１ノードと前記第２端子との間に設けられる電圧ホールド回路と、
前記サイリスター回路にトリガー電流を流すトリガートランジスターと、
前記第１端子と前記トリガートランジスターのゲートとの間に設けられる所定キャパシターと、
前記トリガートランジスターのゲートと前記第２端子との間に設けられる所定抵抗と、
を含むことを特徴とする回路装置。
続きを表示（約 1,100 文字）【請求項２】
請求項１に記載の回路装置において、
前記電圧ホールド回路は、
直列接続される複数のホールド素子を含み、
前記複数のホールド素子のうちの第ｎホールド素子と第ｎ＋１ホールド素子との接続ノードが、前記トリガートランジスターのゲートに接続されることを特徴とする回路装置。
【請求項３】
請求項１に記載の回路装置において、
前記トリガートランジスターは、
ＤＭＯＳ構造のトランジスターであることを特徴とする回路装置。
【請求項４】
請求項３に記載の回路装置において、
前記トリガートランジスターは、
第１導電型の前記ＤＭＯＳ構造のトランジスター又は第２導電型の前記ＤＭＯＳ構造のトランジスターであり、
前記サイリスター回路のアノード領域と第２導電型の前記ＤＭＯＳ構造のソース領域及びドレイン領域は、
同一層の第２導電型不純物拡散領域であることを特徴とする回路装置。
【請求項５】
請求項３に記載の回路装置において、
前記サイリスター回路のカソード領域と、第２導電型の前記ＤＭＯＳ構造のトランジスターのサブストレートの電位を設定する領域は、同一の第２導電型不純物拡散領域であることを特徴とする回路装置。
【請求項６】
請求項１に記載の回路装置において、
前記第１端子は、
高電位側の電源端子及び低電位側の電源端子のうちの一方の電源端子であり、
前記第２端子は、
前記高電位側の電源端子及び前記低電位側の電源端子のうちの他方の電源端子であることを特徴とする回路装置。
【請求項７】
請求項１に記載の回路装置において、
前記第１端子と前記サイリスター回路との間に設けられる第２電圧ホールド回路を含むことを特徴とする回路装置。
【請求項８】
請求項１に記載の回路装置において、
前記キャパシターは、
ＭＯＭキャパシターであることを特徴とする回路装置。
【請求項９】
請求項８に記載の回路装置において、
前記ＭＯＭキャパシターは、
第１金属層に設けられ、平面視において櫛歯状の第１電極と、
第２金属層に設けられ、前記第１電極に対向し、前記平面視において前記櫛歯状の第２電極と、
を含むことを特徴とする回路装置。
【請求項１０】
請求項１に記載の回路装置において、
前記トリガートランジスターのゲートと前記第２端子との間に設けられるゲート保護回路を含むことを特徴とする回路装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、回路装置等に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
従来、静電気保護回路を含む回路装置等、多様な回路装置が混載した半導体装置が提案されている。これらの半導体装置を製造するにあたり、一の製造工程で複数の回路素子を形成できるようにすることが製造効率の観点から望ましい。特許文献１には、インバーターを用いた静電気保護回路装置が開示されている。特許文献２には、異なる種類のトランジスターを同一基板上に形成するにあたり、ゲート膜厚が薄い方のトランジスターに対応するゲート膜形成工程によりいずれのトランジスターのゲート膜を形成することで、製造工程を簡略化させる手法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－１５２４６２号公報
特開２０１７－１０８０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されている静電気保護回路装置は、高耐圧のＣＭＯＳ(Complementary Metal-Oxide-Semiconductor)を新たに必要とし、全てのトランジスターのゲート膜厚を共通にできないことから、特許文献２の手法を適用できない。そのため、製造工程を簡略する手法の適用範囲が広い回路装置の提案が望まれる。
【課題を解決するための手段】
【０００５】
本開示の一態様は、第１端子と、第２端子と、前記第１端子と第１ノードとの間に設けられるサイリスター回路と、前記第１ノードと前記第２端子との間に設けられる電圧ホールド回路と、前記サイリスター回路にトリガー電流を流すトリガートランジスターと、前記第１端子と前記トリガートランジスターのゲートとの間に設けられるキャパシターと、前記トリガートランジスターのゲートと前記第２端子との間に設けられる抵抗と、を含む回路装置に関係する。
【図面の簡単な説明】
【０００６】
本実施形態の回路装置の構成例を説明する図。
回路装置の通常動作を説明する図。
回路装置における静電気印加時の放電経路の例を説明する図。
サイリスターの端子のノードを説明する図。
回路装置におけるサイリスターの断面及び平面を概略的に説明する図。
Ｐ型のＤＭＯＳの断面及び平面を概略的に説明する図。
ホールド素子の例を説明する図。
回路装置におけるＰＭＯＳの断面及び平面を概略的に説明する図。
回路装置におけるＰＮＰバイポーラートランジスターの断面及び平面を概略的に説明する図。
回路装置におけるダイオードの断面及び平面を概略的に説明する図。
回路装置におけるＮＭＯＳの断面及び平面を概略的に説明する図。
回路装置におけるＮ型のＤＭＯＳの断面及び平面を概略的に説明する図。
回路装置におけるＭＯＭキャパシターを概略的に説明する図。
回路装置の別の構成例を説明する図。
回路装置の別の構成例を説明する図。
回路装置の別の構成例を説明する図。
回路装置の別の構成例を説明する図。
回路装置における静電気印加時の放電経路の別の例を説明する図。
回路装置の別の構成例を説明する図。
回路装置の別の構成例を説明する図。
回路装置の別の構成例を説明する図。
回路装置の別の構成例を説明する図。
回路装置における静電気印加時の放電経路の別の例を説明する図。
回路装置の別の構成例を説明する図。
回路装置における静電気印加時の放電経路の別の例を説明する図。
回路装置の別の構成例を説明する図。
回路装置における静電気印加時の放電経路の別の例を説明する図。
回路装置の別の構成例を説明する図。
回路装置における静電気印加時の放電経路の別の例を説明する図。
【発明を実施するための形態】
【０００７】
以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。
【０００８】
図１は、本実施形態の手法に係る回路装置１０の構成例である。本実施形態の回路装置１０は、第１端子Ｔ１と、第２端子Ｔ２と、サイリスター回路２０と、電圧ホールド回路３０と、トリガートランジスターＴＴと、所定キャパシターＣＳと、所定抵抗ＲＳと、を含む。なお、本実施形態の手法は半導体装置として実現することもできる。例えば図１に図示した回路装置１０と不図示の内部回路を含むように半導体装置を構成してもよい。具体的には例えば半導体装置を例えばモータードライバーＩＣとした場合、内部回路は、定電圧回路を含む制御回路、プリドライバー、Ｈブリッジ回路等である。Ｈブリッジ回路は、図示等は省略するが、例えばＰ型のＤＭＯＳ(Double-Diffused Metal-Oxide-Semiconductor Field-Effect Transistor)とＮ型のＤＭＯＳから構成された公知の回路である。
【０００９】
本実施形態の回路装置１０は、ＥＳＤサージが印加されたときに、上記した内部回路をサージから保護する静電気保護回路として機能する。詳細は後述するが、サージの電圧がトリガー電圧を超えている場合、トリガートランジスターＴＴがトリガー電流を流し、サイリスター回路２０に含まれるサイリスターＴＨがオン状態になることで、サージの電流が内部回路に及ばないようにすることができる。そして、印加された電圧が、回路装置１０のホールド電圧を超えている間、サイリスターＴＨのオン状態が維持される。つまり、本実施形態の回路装置１０のホールド電圧は、内部回路を動作させる電圧より高くなるように、回路装置１０は構成されている。さもなければ、その後に内部回路に供給されるべき電圧の信号が、回路装置１０に吸収され、内部回路が機能しなくなるからである。
【００１０】
第１端子Ｔ１、第２端子Ｔ２は、回路装置１０の外部接続端子であり、例えば回路装置１０のパッドまたは半導体装置のパッドとして構成される。当該パッドに係る領域では、絶縁層であるパシベーション膜から金属層が露出しており、この露出した金属層により回路装置１０の端子であるパッドが構成される。本実施形態の第１端子Ｔ１は、高電位側の電源端子及び低電位側の電源端子のうちの一方の電源端子であり、第２端子Ｔ２は、高電位側の電源端子及び低電位側の電源端子のうちの他方の電源端子である。以降の説明において、第１端子Ｔ１は高電位側の電源端子であり、第２端子Ｔ２は低電位側の電源端子であるものとして説明する。本実施形態の手法は、第１端子Ｔ１と接続する電源ラインから第２端子Ｔ２と接続する電源ラインへと向かう方向の放電に関する。
（【００１１】以降は省略されています）

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