特許ウォッチ

公開番号2025099777
公報種別公開特許公報(A)
公開日2025-07-03
出願番号2023216697
出願日2023-12-22
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H10D 84/83 20250101AFI20250626BHJP()
要約【課題】ノイズの他の回路への影響を抑制し、パッドに接触するプローブの数を減らす。
【解決手段】第1方向(x)に並べて配置される複数の第1スタンダードセル(10、10D、10E)は、Pウェル領域(10p)又はNウェル領域(10n)内の他方のウェル領域との境界の近傍に配置され、前記第1方向(x)に延びる構成の第1アクティブ領域(13、15、13e)を有する。第1アクティブ領域(13、15、13e)は、Pウェル領域(10p)内に形成されるときにはP拡散層(110)で構成され、Nウェル領域(10n)内に形成されるときにはN拡散層(110e)で構成され、第1アクティブ領域(13、15、13e)とPチャンネル型MOSトランジスタ(11)のバックゲート又はNチャンネル型MOSトランジスタ(12)のバックゲートとが同電位になる。
【選択図】図1
特許請求の範囲【請求項１】
第１方向に並べて配置される複数の第１スタンダードセルを有し、
前記第１スタンダードセルは、
Ｐウェルを有する構成のＰウェル領域と、
前記Ｐウェル領域と前記第１方向と交差する第２方向に並んで配置され、Ｎウェルを有する構成のＮウェル領域と、
前記Ｐウェル領域又は前記Ｎウェル領域内の他方のウェル領域との境界の近傍に配置され、前記第１方向に延びる構成の第１アクティブ領域と、を有し、
前記第１スタンダードセルの少なくとも一つは、機能セルであり、
前記Ｎウェル領域にはＰチャンネル型ＭＯＳトランジスタが配置され、
前記Ｐウェル領域にはＮチャンネル型ＭＯＳトランジスタが配置され、
前記第１アクティブ領域は、前記Ｐウェル領域内に形成されるときにはＰ拡散層で構成され、前記Ｎウェル領域内に形成されるときにはＮ拡散層で構成され、
前記第１アクティブ領域と前記Ｎチャンネル型ＭＯＳトランジスタのバックゲート又は前記Ｐチャンネル型ＭＯＳトランジスタのバックゲートとは同電位になる構成を有し、
前記第１方向に隣り合う前記第１スタンダードセルの前記第１アクティブ領域は、同電位になる構成を有する半導体装置。
続きを表示（約 470 文字）【請求項２】
前記第１方向に並んだ第１スタンダードセルの前記第１方向の両端の少なくとも一方に前記第１方向に隣り合って配置される構成を有する第２スタンダードセルをさらに有し、
前記第２スタンダードセルは、前記第２方向に延びる部分を有する第２アクティブ領域を有し、
前記第２スタンダードセルの前記第２アクティブ領域は、第１方向に隣り合う前記第１スタンダードセルの前記第１アクティブ領域と同電位になる構成の請求項１に記載の半導体装置。
【請求項３】
前記第１アクティブ領域及び前記第２アクティブ領域は、前記Ｐウェル領域及び前記Ｎウェル領域の少なくとも一つを囲むように接続される構成の請求項２に記載の半導体装置。
【請求項４】
前記第１スタンダードセルは、ＣＭＯＳであり、
前記Ｐチャンネル型ＭＯＳトランジスタのゲートに接続される電極と前記Ｎチャンネル型ＭＯＳトランジスタのゲートに接続される電極とは、分離されているとともにジャンパ線で電気的に接続される構成の請求項１に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
半導体集積回路の設計では、ＥＤＡ（Electronic Design Automation）ツールが用いられる場合がある。ＥＤＡツールでは、スタンダードセルの接続情報に基づいて、スタンダードセルの位置を自動的に配置するとともに、スタンダードセルを自動的に結線する（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１―２７１８７号公報
【０００４】
［概要］
特許文献１に示すような、スタンダードセルを用いた半導体集積回路において、ラッチアップが発生する場合があった。
【０００５】
本開示の一態様による半導体装置は、第１方向に並べて配置される複数の第１スタンダードセルを有し、前記第１スタンダードセルは、Ｐウェルを有する構成のＰウェル領域と、前記Ｐウェル領域と前記第１方向と交差する第２方向に並んで配置されＮウェルを有する構成のＮウェル領域と、前記Ｐウェル領域又は前記Ｎウェル領域内の他方のウェル領域との境界の近傍に配置され、前記第１方向に延びる構成の第１アクティブ領域と、を有し、前記第１スタンダードセルの少なくとも一つは、機能セルであり、前記Ｎウェル領域にはＰチャンネル型ＭＯＳトランジスタが配置され、前記Ｐウェル領域にはＮチャンネル型ＭＯＳトランジスタが配置され、前記第１アクティブ領域は、前記Ｐウェル領域内に形成されるときにはＰ拡散層で構成され、前記Ｎウェル領域内に形成されるときにはＮ拡散層で構成され、前記第１アクティブ領域と前記Ｎチャンネル型ＭＯＳトランジスタのバックゲート又は前記Ｐチャンネル型ＭＯＳトランジスタのバックゲートとは同電位になる構成を有し、前記第１方向に隣り合う前記第１スタンダードセルの前記第１アクティブ領域は、同電位になる構成を有する。
【図面の簡単な説明】
【０００６】
図１は、本開示の一実施形態に係る半導体装置の概略平面図である。
図２は、第１スタンダードセルの一例の概略平面図である。
図３は、図２に示す第１スタンダードセルの等価回路図である。
図４は、第１スタンダードセルの他の例の概略平面図である。
図５は、図４に示す第１スタンダードセルの等価回路図である。
図６は、図４に示す第１スタンダードセルの概略断面図である。
図７は、第２スタンダードセルの概略平面図である。
図８は、第２スタンダードセルの概略平面図である。
図９は、第２スタンダードセルの概略平面図である。
図１０は、第１変形例の半導体装置の概略平面図である。
図１１は、第２変形例の半導体装置の概略平面図である。
図１２は、第３変形例の第１スタンダードセルの一例の概略平面図である。
図１３は、第４変形例の第１スタンダードセルの一例の概略断面図である。
【発明を実施するための形態】
【０００７】
本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐチャンネル型、Ｎチャンネル型、又は真性の半導体層」の少なくとも３層からなるトランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。また、ＭＯＳ電界効果トランジスタを、単に、ＭＯＳトランジスタと称する場合がある。また、Ｐチャンネル型ＭＯＳトランジスタをＰＭＯＳトランジスタ、Ｎチャンネル型ＭＯＳトランジスタをＮＭＯＳトランジスタと記載する。
【０００８】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。
【０００９】
任意の素子、ラインなど、回路を形成する複数の部位間について「接続」とは、機械的に接続される場合を含むとともに、電気的に接続される、換言すると、電気が流れる状態になる場合も含まれるものとする。つまり、「接続する」は、「電気的に接続する」場合を含むものである。また、図１に示す半導体装置１００において、第１スタンダードセル１０が並ぶ左右方向を第１方向ｘとし、第１方向ｘと直交する上下方向を第２方向ｙとする。また、半導体装置に配置される複合セルについて、図１の状態を基準として、上下左右を定義する。また、図１、図２等、平面図において、理解を容易にするために、配線の一部を格子線のハッチを施している。
【００１０】
＜半導体装置１００＞
図１は、本開示の一実施形態に係る半導体装置１００の概略平面図である。図１に示すように、半導体装置１００では予め与えられた接続情報に基づいて、第１スタンダードセル１０及び第２スタンダードセル２０が自動的に配置されるとともに自動的に結線されることで構成される。
（【００１１】以降は省略されています）

関連特許