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公開番号2025110919
公報種別公開特許公報(A)
公開日2025-07-30
出願番号2024004952
出願日2024-01-17
発明の名称素子アレイ回路およびセンサ
出願人TDK株式会社
代理人弁理士法人つばさ国際特許事務所
主分類H04N 23/23 20230101AFI20250723BHJP(電気通信技術)
要約【課題】高い動作信頼性を有する素子アレイ回路を提供する。
【解決手段】素子アレイ回路1において、複数のインピーダンス素子R(1、1)～R(m、n)は、第1配線A(A1-Am)のうちの1つと複数の第2配線B(B1-Bn)のうちの1つとの双方に接続される。第1選択部SL1のそれぞれは、第1配線Aの第1端部のうちの対応する1つに接続され、第1電位を印加する第1選択肢と第2電位を印加する第2選択肢から1つの選択肢を選択する。第2選択部SL2のそれぞれは、第1配線Aの第2端部のうちの対応する1つに接続され、第1電位を印加する第3選択肢と第2電位を印加する第4選択肢から1つの選択肢を選択する。
【選択図】図1
特許請求の範囲【請求項１】
それぞれが１つの第１端部および１つの第２端部を含む、１以上の第１配線と、
前記１以上の第１の配線と異なる方向にそれぞれが延在する複数の第２配線と、
前記１以上の第１配線のうちの１つと前記複数の第２配線のうちの１つとの双方にそれぞれが接続される複数のインピーダンス素子と、
それぞれが、第１電位に設定される１つの正入力端子と、前記複数の第２配線のうちの１つに接続可能な１つの負入力端子とを有する１以上のオペアンプと、
それぞれが、１以上の前記第１端部のうちの対応する１つに接続され、前記１以上の第１端部のうちの対応する１つに対し前記第１電位を印加する第１選択肢と前記１以上の第１端部のうちの対応する１つに対し前記第１電位と異なる第２電位を印加する第２選択肢とを含む第１選択肢群のうちの１つの選択肢を選択する１以上の第１選択部と、
それぞれが、１以上の前記第２端部のうちの対応する１つに接続され、前記１以上の第２端部のうちの対応する１つに対し前記第１電位を印加する第３選択肢と前記１以上の第２端部のうちの対応する１つに対し前記第２電位を印加する第４選択肢とを含む第２選択肢群のうちの１つの選択肢を選択する１以上の第２選択部と
を有する
素子アレイ回路。
続きを表示（約 2,900 文字）【請求項２】
制御部をさらに有し、
前記制御部は、
前記１以上の第１選択部により、前記１以上の第１端部のうちの１つの前記第１端部に対し前記第１電位を印加すると共に、前記１つの第１端部以外の他の１以上の前記第１端部に対し前記第２電位を印加し、
前記１以上の第２選択部により、前記１以上の第２端部のうち、前記第１電位が印加される前記１つの第１端部に対応する１つの前記第２端部に対し前記第１電位を印加すると共に、前記１つの第２端部以外の他の１以上の前記第２端部に対し前記第２電位を印加する
請求項１記載の素子アレイ回路。
【請求項３】
前記制御部は、
前記１つの第１端部に対する前記第１電位の印加と、前記１つの第２端部に対する前記第１電位の印加とを同期しておこなう
請求項２記載の素子アレイ回路。
【請求項４】
１以上の第３選択部と、
１以上の第４選択部と
をさらに有し、
前記１以上のオペアンプは、１以上の第１オペアンプと１以上の第２オペアンプとを有し、
前記複数の第２配線のそれぞれは、１つの第３端部および１つの第４端部を含み、
前記１以上の第３選択部のそれぞれは、
複数の前記第３端部のそれぞれと前記第１オペアンプの前記負入力端子との間に設けられ、前記複数の第３端部のそれぞれと前記第１オペアンプの前記負入力端子との導通状態または非導通状態のいずれかを選択する選択動作を行い、
前記１以上の第４選択部のそれぞれは、
複数の前記第４端部のそれぞれと前記第２オペアンプの前記負入力端子との間に設けられ、前記複数の第４端部のそれぞれと前記第２オペアンプの前記負入力端子との導通状態または非導通状態のいずれかを選択する選択動作を行う、
請求項１に記載の素子アレイ回路。
【請求項５】
前記１以上の第１オペアンプは、複数の第１オペアンプであり、
前記複数の第１オペアンプのそれぞれの前記負入力端子は、前記複数の第２配線のうちの対応する１つの前記第２配線に１つの前記第３選択部を介して接続される
請求項４に記載の素子アレイ回路。
【請求項６】
前記１以上の第２オペアンプは、複数の第２オペアンプであり、
前記複数の第２オペアンプのそれぞれの前記負入力端子は、前記複数の第２配線のうちの対応する１つの前記第２配線に１つの前記第４の選択部を介して接続される
請求項４または請求項５に記載の素子アレイ回路。
【請求項７】
制御部をさらに有し、
前記制御部は、
前記１以上の第１選択部のうちの１つの第１選択部により、前記１以上の第１配線から選択される１つの選択第１配線の前記第１端部に対し前記第１電位を印加した状態、および前記１以上の第２選択部のうちの１つの第２選択部により、前記１つの選択第１配線の前記第２端部に対し前記第１電位を印加した状態、の少なくとも一方の状態において、
前記複数の第２配線から選択される１つの選択第２配線の前記第３端部に接続される１つの前記第３選択部に導通状態を選択させた場合に、前記１つの第３選択部に接続される１つの前記第１オペアンプからの出力が異常値であるとき、前記１つの選択第２配線の前記第４端部に接続される１つの前記第４選択部に導通状態を選択させる
請求項４に記載の素子アレイ回路。
【請求項８】
制御部をさらに有し、
前記第２選択肢群は、前記１以上の第２端部のうちの対応する１つを開放端とする第５選択肢をさらに含み、
前記制御部は、
前記１以上の第１選択部のうちの１つの第１選択部により、前記複数のインピーダンス素子から選択される１つの選択インピーダンス素子に接続される１つの前記第１配線の前記第１端部に対し前記第１電位を印加すると共に、前記１以上の第２選択部のうちの１つの第２選択部により、前記選択インピーダンス素子に接続される前記第１配線の前記第２端部を開放端とした第１の状態において、前記選択インピーダンス素子に対応する１つの前記第１オペアンプからの出力が異常値であるとき、
前記選択インピーダンス素子に接続される前記第１配線のうちの前記選択インピーダンス素子から前記１つの第１選択部までの第１部分もしくは前記選択インピーダンス素子に接続される前記第２配線のうちの前記選択インピーダンス素子から前記第１オペアンプまでの第２部分のいずれか一方、または前記第１部分および前記第２部分の双方に断線箇所が存在すると判定する
請求項１に記載の素子アレイ回路。
【請求項９】
制御部をさらに有し、
前記第２選択肢群は、前記１以上の第２端部のうちの対応する１つを開放端とする第５選択肢をさらに含み、
前記制御部は、
前記１以上の第１選択部のうちの１つの第１選択部により、前記複数のインピーダンス素子から選択される１つの選択インピーダンス素子に接続される１つの前記第１配線の前記第１端部に対し前記第１電位を印加すると共に、前記１以上の第２選択部のうちの１つの第２選択部により、前記選択インピーダンス素子に接続される前記第１配線の前記第２端部を開放端とした第１の状態において、前記選択インピーダンス素子に対応する１つの前記第１オペアンプからの出力が異常値であり、
前記１つの第１選択部により、前記選択インピーダンス素子に接続される前記第１配線の前記第１端部に対し前記第１電位を印加すると共に、前記１つの第２選択部により、前記選択インピーダンス素子に接続される前記第１配線の前記第２端部に対し前記第１電位を印加した第２の状態において、前記選択インピーダンス素子に対応する前記第１オペアンプからの出力が正常値であるとき、
前記選択インピーダンス素子に接続される前記第１配線のうちの前記選択インピーダンス素子から前記１つの第１選択部までの第１部分に断線箇所が存在すると判定する
請求項１に記載の素子アレイ回路。
【請求項１０】
前記制御部は、
前記選択インピーダンス素子に対応する１つの前記第３選択部が導通状態を選択したときに、前記選択インピーダンス素子に対応する前記１つの第３選択部に接続される前記第１オペアンプからの出力が異常値であり、
前記選択インピーダンス素子に対応する１つの前記第４選択部が導通状態を選択したときに、前記選択インピーダンス素子に対応する前記１つの第４選択部に接続される前記第２オペアンプからの出力が正常値である場合、
前記選択インピーダンス素子に接続される１つの前記第２配線のうちの前記選択インピーダンス素子から前記第１オペアンプまでの第２部分に断線箇所が存在すると判定する
請求項４に記載の素子アレイ回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、複数のインピーダンス素子が配列された素子アレイを有する素子アレイ回路、およびそれを備えたセンサに関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
従来、マトリックス状に配列された複数の抵抗素子を有する抵抗素子アレイ回路が開示されている。このような抵抗素子アレイ回路は、例えば赤外線検知回路として利用されている（例えば特許文献１参照）。このような赤外線検知回路では、温度変化に応じて自身の抵抗値が変化するサーミスタなどの赤外線感応抵抗体が複数配列されている。
【先行技術文献】
【特許文献】
【０００３】
特開平０８－９４４４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、複数のセンサ素子を備えた素子アレイ回路では、その一部に断線などの損傷が生じた場合であっても、より多くのセンサ素子からの出力が得られることが望まれる。
【課題を解決するための手段】
【０００５】
本開示の一実施態様に係る第１の素子アレイ回路は、１以上の第１配線と、複数の第２配線と、複数のインピーダンス素子と、１以上のオペアンプと、１以上の第１選択部と、１以上の第２選択部とを有する。１以上の第１配線は、それぞれが１つの第１端部および１つの第２端部を含む。複数の第２配線は、１以上の第１の配線と異なる方向にそれぞれが延在する。複数のインピーダンス素子は、１以上の第１配線のうちの１つと複数の第２配線のうちの１つとの双方にそれぞれが接続される。１以上のオペアンプは、それぞれが、第１電位に設定される１つの正入力端子と、複数の第２配線のうちの１つに接続可能な１つの負入力端子とを有する。１以上の第１選択部は、それぞれが、１以上の第１端部のうちの対応する１つに接続され、１以上の第１端部のうちの対応する１つに対し第１電位を印加する第１選択肢と１以上の第１端部のうちの対応する１つに対し第１電位と異なる第２電位を印加する第２選択肢とを含む第１選択肢群のうちの１つの選択肢を選択する。１以上の第２選択部は、それぞれが、１以上の第２端部のうちの対応する１つに接続され、１以上の第２端部のうちの対応する１つに対し第１電位を印加する第３選択肢と１以上の第２端部の対応する１つに対し第２電位を印加する第４選択肢とを含む第２選択肢群のうちの１つの選択肢を選択する。
【０００６】
本開示の一実施態様に係る第２の素子アレイ回路は、複数の第１配線と、１以上の第２配線と、複数のインピーダンス素子と、１以上のオペアンプと、複数の第１選択部と、複数の第２選択部とを有する。複数の第１配線は、それぞれが１つの第１端部および１つの第２端部を含む。１以上の第２配線は、複数の第１配線の各々と異なる方向に延在する。複数のインピーダンス素子は、複数の第１配線のうちの１つと１以上の第２配線のうちの１つとの双方にそれぞれが接続される。１以上のオペアンプは、それぞれが、第１電位に設定される１つの正入力端子と、１以上の第２の配線のうちの１つに接続可能な１つの負入力端子とを有する。複数の第１選択部は、それぞれが、複数の第１端部のうちの対応する１つに接続され、複数の第１端部のうちの対応する１つに対し第１電位を印加する第１選択肢と複数の第１端部のうちの対応する１つに対し第１電位と異なる第２電位を印加する第２選択肢とを含む第１選択肢群のうちの１つの選択肢を選択する。複数の第２選択部は、それぞれが、複数の第２端部のうちの対応する１つに接続され、複数の第２端部のうちの対応する１つに対し第１電位を印加する第３選択肢と複数の第２端部のうちの対応する１つに対し第２電位を印加する第４選択肢とを含む第２選択肢群のうちの１つの選択肢を選択する。
【発明の効果】
【０００７】
本開示の一実施態様に係る素子アレイ回路によれば、各々の第１配線の一部に断線箇所が生じた場合であっても、より多くのインピーダンス素子から出力を得ることができる。よって、本開示の一実施態様に係る素子アレイ回路は、高い動作信頼性を有する。
【図面の簡単な説明】
【０００８】
図１は、本開示の第１の実施の形態に係る素子アレイ回路の構成例を表す回路図である。
図２は、図１に示した素子アレイ回路の測定動作例を説明するフローチャートである。
図３は、図１に示した素子アレイ回路の測定動作例を説明する第１の説明図である。
図４Ａは、図１に示した素子アレイ回路についての断線箇所の判定手順の第１の例を表す第１の流れ図である。
図４Ｂは、図１に示した素子アレイ回路についての断線箇所の判定手順の第１の例を表す第２の流れ図である。
図５は、図１に示した素子アレイ回路についての断線箇所の判定手順の第１の例を説明する第１の説明図である。
図６は、図１に示した素子アレイ回路についての断線箇所の判定手順の第１の例を説明する第２の説明図である。
図７Ａは、図１に示した素子アレイ回路についての断線箇所の判定手順の第２の例を表す第１の流れ図である。
図７Ｂは、図１に示した素子アレイ回路についての断線箇所の判定手順の第２の例を表す第２の流れ図である。
図７Ｃは、図１に示した素子アレイ回路についての断線箇所の判定手順の第２の例を表す第３の流れ図である。
図８は、図１に示した素子アレイ回路についての断線箇所の判定手順の第２の例を説明する第１の説明図である。
図９は、図１に示した素子アレイ回路についての断線箇所の判定手順の第２の例を説明する第２の説明図である。
図１０は、図１に示した素子アレイ回路についての断線箇所の判定手順の第２の例を説明する第３の説明図である。
図１１は、図１に示した素子アレイ回路についての断線箇所の判定手順の第２の例を説明する第４の説明図である。
図１２は、図１に示した素子アレイ回路についての断線箇所の判定手順の第３の例を表す流れ図である。
図１３は、図１に示した素子アレイ回路についての断線箇所の判定手順の第３の例を説明する説明図である。
図１４Ａは、図１に示した素子アレイ回路についての断線箇所の判定手順の第４の例を表す第１の流れ図である。
図１４Ｂは、図１に示した素子アレイ回路についての断線箇所の判定手順の第４の例を表す第２の流れ図である。
図１５Ａは、図１に示した素子アレイ回路についての断線箇所の判定手順の第４の例を説明する第１の流れ図である。
図１５Ｂは、図１に示した素子アレイ回路についての断線箇所の判定手順の第４の例を説明する第２の流れ図である。
図１６は、本開示の第２の実施の形態に係る素子アレイ回路の構成例を表す回路図である。
図１７は、図１６に示した素子アレイ回路の測定動作例を説明するフローチャートである。
図１８は、本開示の第３の実施の形態に係るセンサデバイスの構成例を表す模式図である。
図１９は、本開示の第１の変形例としての素子アレイ回路の構成例を表す回路図である。
図２０は、本開示の第１の変形例としての素子アレイ回路の構成例を表す回路図である。
図２１は、本開示の第１の変形例としての素子アレイ回路の構成例を表す回路図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（複数のカラム線と複数のオペアンプとを備える素子アレイ回路の第１の例）
２．第２の実施の形態（複数のカラム線と複数のオペアンプとを備える素子アレイ回路の第２の例）
３．第３の実施の形態（素子アレイ回路を備えたセンサデバイスの例）
４．変形例
【００１０】
＜１．第１の実施の形態＞
［素子アレイ回路１の全体構成例］
図１は、本開示の第１の実施の形態に係る素子アレイ回路１の構成例を模式的に表した回路図である。素子アレイ回路１は、例えば赤外線サーモグラフィに搭載され、素子アレイ回路１に照射される赤外線の強度に応じた出力電圧を出力するように構成されている。
（【００１１】以降は省略されています）

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