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公開番号2025135401
公報種別公開特許公報(A)
公開日2025-09-18
出願番号2024033232
出願日2024-03-05
発明の名称半導体集積回路
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類H03M 1/12 20060101AFI20250910BHJP(基本電子回路)
要約【課題】AD変換対象のチャネルの組み合わせを変更するときのプロセッサの処理負担の増加を抑制する半導体集積回路を提供する。
【解決手段】半導体集積回路は、複数のアナログ信号が伝送されるチャネル群の中から1又は複数のチャネルを選択する第1の選択部と、第1の選択部を制御することで選択された1又は複数のチャネルのアナログ信号をデジタル信号に変換する変換部と、変換の対象となる1又は複数のチャネルのアナログ信号の第1の設定と、変換の対象となる1又は複数のチャネルのアナログ信号の第1の設定とは異なる第2の設定とが少なくとも格納されたレジスタ群と、を備え、変換部は、第1の設定又は第2の設定を選択する設定選択指示が入力される毎に、第1の選択部を制御することで、第1の選択部で選択された第1の設定に対応する1又は複数のチャネルのアナログ信号のデジタル信号への変換と、第1の選択部で選択された第2の設定に対応する1又は複数のチャネルのアナログ信号のデジタル信号への変換とを順に行う。
【選択図】図1
特許請求の範囲【請求項１】
複数のアナログ信号が伝送されるチャネル群の中から１又は複数のチャネルを選択する第１の選択部と、
前記第１の選択部を制御することで選択された１又は複数の前記チャネルのアナログ信号をデジタル信号に変換する変換部と、
前記変換の対象となる１又は複数の前記チャネルのアナログ信号の第１の設定と、前記変換の対象となる１又は複数の前記チャネルのアナログ信号の前記第１の設定とは異なる第２の設定とが少なくとも格納されたレジスタ群と、
を備え、
前記変換部は、前記第１の設定又は前記第２の設定を選択する設定選択指示が入力される毎に、前記第１の選択部を制御することで、前記第１の選択部で選択された前記第１の設定に対応する１又は複数の前記チャネルのアナログ信号のデジタル信号への変換と、前記第１の選択部で選択された前記第２の設定に対応する１又は複数の前記チャネルのアナログ信号のデジタル信号への変換とを順に行う、半導体集積回路。
続きを表示（約 560 文字）【請求項２】
前記設定選択指示に基づき、前記レジスタ群から前記第１の設定又は前記第２の設定を選択し、選択した設定を前記変換部に入力する設定選択部を備える、請求項１に記載の半導体集積回路。
【請求項３】
前記設定選択部は、
前記レジスタ群から前記第１の設定又は前記第２の設定を選択する第２の選択部と、
前記設定選択指示が入力される毎に、前記第２の選択部による選択対象の設定を指示するスイッチと、
を備える、請求項２に記載の半導体集積回路。
【請求項４】
前記アナログ信号の前記デジタル信号への変換開始を指示する変換開始指示が入力される度に、前記設定選択指示を出力する信号出力部を備える、請求項１に記載の半導体集積回路。
【請求項５】
前記第１の設定に対応する１又は複数の前記チャネルのアナログ信号のデジタル信号への変換のタイミングから、前記第２の設定に対応する１又は複数の前記チャネルのアナログ信号のデジタル信号への変換のタイミングまでの間隔を設定する変換間隔設定レジスタを備え、
前記変換開始指示は、特定のタイマでカウントされたカウント値が前記間隔に達する毎に、前記信号出力部に入力される、請求項４に記載の半導体集積回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体集積回路に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
特許文献１に開示される半導体集積回路は、複数の入力チャネルのうちの１つを選択する選択信号に基づき、複数の入力チャネルを順にＡＤ変換（ＡｎａｌｏｇｔｏＤｉｇｉｔａｌｃｏｎｖｅｒｓｉｏｎ）する。具体的には、チャネル選択部が、複数の入力チャネルのうちの１つを選択する選択信号に基づき、複数の入力チャネルに入力された信号のうち１つを選択し、選択した信号をＡＤ変換に出力することで、ＡＤ変換が複数の入力チャネルを順にＡＤ変換する。
【先行技術文献】
【特許文献】
【０００３】
特開２０１２－１３４７１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＡＤ変換対象のチャネルの組み合わせが複数あり、複数の組み合わせのそれぞれを、異なるタイミングでＡＤ変換する場合、ＡＤ変換する度に、複数の組み合わせのそれぞれに対応した選択信号の値を保持するレジスタ（チャネル選択レジスタ）の設定変更を要する。設定変更は、プロセッサにより行われるため、設定変更のためのプロセッサの処理負担が増加し得る。このように従来技術は、チャネルの複数の組み合わせのそれぞれを異なるタイミングでＡＤ変換する上で改善の余地がある。
【０００５】
本開示は、上記の事情を踏まえ、ＡＤ変換時におけるプロセッサの処理負担の増加を抑制する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本開示にかかる半導体集積回路は、複数のアナログ信号が伝送されるチャネル群の中から１又は複数のチャネルを選択する第１の選択部と、前記第１の選択部を制御することで選択された１又は複数の前記チャネルのアナログ信号をデジタル信号に変換する変換部と、前記変換の対象となる１又は複数の前記チャネルのアナログ信号の第１の設定と、前記変換の対象となる１又は複数の前記チャネルのアナログ信号の前記第１の設定とは異なる第２の設定とが少なくとも格納されたレジスタ群と、を備え、前記変換部は、前記第１の設定又は前記第２の設定を選択する設定選択指示が入力される毎に、前記第１の選択部を制御することで、前記第１の選択部で選択された前記第１の設定に対応する１又は複数の前記チャネルのアナログ信号のデジタル信号への変換と、前記第１の選択部で選択された前記第２の設定に対応する１又は複数の前記チャネルのアナログ信号のデジタル信号への変換とを順に行う。
【図面の簡単な説明】
【０００７】
図１は本開示の実施形態にかかる半導体集積回路１００の構成図である。
図２は半導体集積回路１００の動作を説明するためのフローチャートである。
図３は半導体集積回路１００の動作を説明するためのタイミングチャートである。
図４は比較例にかかる半導体集積回路１００－１の構成例を示す図である。
図５は半導体集積回路１００－１の動作を説明するためのタイミングチャートである。
図６は比較例にかかる半導体集積回路１００Ａの構成例を示す図である。
図７は比較例にかかる半導体集積回路１００Ａの動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【０００８】
以下、実施形態を図面に基づいて説明する。なお、同一の機能や構成には、同一又は類似の符号を付して、その説明を適宜省略する。
【０００９】
（実施形態）
図１は本開示の実施形態にかかる半導体集積回路１００の構成図である。半導体集積回路１００は、複数のアナログ信号が伝送されるチャネル群（ＣＨ０～ＣＨｎ）の中から１又は複数のチャネルを選択し、選択したチャネルに伝送されるアナログ信号をデジタル信号に変換し、変換したデジタル信号をレジスタ群８に保持する回路と解釈してよい。
【００１０】
チャネル群（ＣＨ０～ＣＨｎ）は、複数のアナログ信号が伝送される経路と解釈してよく、複数のポート（Ｐ０～Ｐｎ）に接続されてよい。複数のアナログ信号は、複数のポート（Ｐ０～Ｐｎ）を介して、第１選択部３に入力されてよい。
（【００１１】以降は省略されています）

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