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公開番号2025136969
公報種別公開特許公報(A)
公開日2025-09-19
出願番号2024035919
出願日2024-03-08
発明の名称信号出力回路
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H03K 19/0175 20060101AFI20250911BHJP(基本電子回路)
要約【課題】信号伝送用の回路において部品点数又はスイッチングノイズを低減させる。
【解決手段】ハイサイド出力回路(110)は、第1直流配線(W_VCC)及び第1出力端子(HH)間に設けられた複数のハイサイドトランジスタ(MH)の並列回路を有する。ローサイド出力回路(120)は、第2直流配線(W_GND)及び第2出力端子(LL)間に設けられた複数のローサイドトランジスタ(ML)の並列回路を有する。ハイサイド出力回路は、第1直流配線及び第1信号端子間の電圧差に応じハイサイドトランジスタを線形領域又は飽和領域で動作させ、ハイサイドトランジスタを飽和領域で動作させることで第1信号端子の電圧低下に伴う第1信号電流の増大を抑制する。ローサイド出力回路も同様である。
【選択図】図7
特許請求の範囲【請求項１】
所定の第１直流電圧が加わるよう構成された第１直流配線と、
第１信号端子と、
前記第１直流配線及び前記第１信号端子間に設けられた複数のハイサイドトランジスタの第１並列回路を有するハイサイド出力回路と、
前記第１直流電圧よりも低い第２直流電圧が加わるよう構成された第２直流配線と、
第２信号端子と、
前記第２直流配線及び前記第２信号端子間に設けられた複数のローサイドトランジスタの第２並列回路を有するローサイド出力回路と、
前記複数のハイサイドトランジスタを個別にオン又はオフに設定し、前記第１並列回路を通じた前記第１直流配線及び前記第１信号端子間の電流を制御することで前記第１信号端子に第１出力信号を発生させ、且つ、前記複数のローサイドトランジスタを個別にオン又はオフに設定し、前記第２並列回路を通じた前記第２直流配線及び前記第２信号端子間の電流を制御することで前記第２信号端子に第２出力信号を発生させるよう構成された制御回路と、を備え、
１以上のハイサイドトランジスタがオンに設定されることで前記１以上のハイサイドトランジスタを通じ前記第１直流配線及び前記第１信号端子間に第１信号電流が流れる状態において、前記ハイサイド出力回路は、前記第１直流配線及び前記第１信号端子間の電圧差に応じ前記１以上のハイサイドトランジスタを線形領域又は飽和領域で動作させ、前記１以上のハイサイドトランジスタを飽和領域で動作させることで前記第１信号端子の電圧低下に伴う前記第１信号電流の増大を抑制し、
１以上のローサイドトランジスタがオンに設定されることで前記１以上のローサイドトランジスタを通じ前記第２直流配線及び前記第２信号端子間に第２信号電流が流れる状態において、前記ローサイド出力回路は、前記第２直流配線及び前記第２信号端子間の電圧差に応じ前記１以上のローサイドトランジスタを線形領域又は飽和領域で動作させ、前記１以上のローサイドトランジスタを飽和領域で動作させることで前記第２信号端子の電圧上昇に伴う前記第２信号電流の増大を抑制する
、信号出力回路。
続きを表示（約 3,100 文字）【請求項２】
前記第２直流電圧以下の電圧を持つ第１特定導電部に対して前記第１信号端子が短絡される第１短絡状態において、前記１以上のハイサイドトランジスタがオンに設定されるとき、前記ハイサイド出力回路は、前記１以上のハイサイドトランジスタを飽和領域で動作させることで前記第１信号端子の短絡に基づく前記第１信号電流の増大を抑制し、
前記第１直流電圧以上の電圧を持つ第２特定導電部に対して前記第２信号端子が短絡される第２短絡状態において、前記１以上のローサイドトランジスタがオンに設定されるとき、前記ローサイド出力回路は、前記１以上のローサイドトランジスタを飽和領域で動作させることで前記第２信号端子の短絡に基づく前記第２信号電流の増大を抑制する
、請求項１に記載の信号出力回路。
【請求項３】
前記第１特定導電部に対して前記第１信号端子が非接続とされ且つ前記第２特定導電部に対して前記第２信号端子が非接続とされる通常状態において、前記ハイサイド出力回路及び前記ローサイド出力回路は、オンに設定される前記１以上のハイサイドトランジスタ及びオンに設定される前記１以上のローサイドトランジスタを線形領域で動作させ、
前記通常状態において、前記制御回路は、全ハイサイドトランジスタ及び全ローサイドトランジスタをオフに設定した全オフ状態からオンとされるハイサイドトランジスタの個数及びオンとされるローサイドトランジスタの個数を順次増大させることで、前記第１出力信号のレベルを第１レベルから第２レベルに向けて徐々に上昇させるともに前記第２出力信号のレベルを第３レベルから第４レベルに向けて徐々に低下させ、且つ、全ハイサイドトランジスタ及び全ローサイドトランジスタをオンに設定した全オン状態からオフとされるハイサイドトランジスタの個数及びオフとされるローサイドトランジスタの個数を順次増大させることで前記第１出力信号のレベルを前記第２レベルから前記第１レベルに向けて徐々に低下させるともに前記第２出力信号のレベルを前記第４レベルから前記第３レベルに向けて徐々に上昇させる
、請求項２に記載の信号出力回路。
【請求項４】
前記ハイサイド出力回路と前記第１信号端子との間に挿入された第１保護回路と、前記ローサイド出力回路と前記第２信号端子との間に挿入された第２保護回路と、を更に備え、
前記第１保護回路は、前記第１信号端子に対し所定の第１許容電圧範囲を逸脱する第１異常電圧が加わるときに各ハイサイドトランジスタを前記第１異常電圧から保護し、前記第２保護回路は、前記第２信号端子に対し所定の第２許容電圧範囲を逸脱する第２異常電圧が加わるときに各ローサイドトランジスタを前記第２異常電圧から保護する
、請求項１に記載の信号出力回路。
【請求項５】
各ハイサイドトランジスタは前記第１直流配線に接続されたソースを有するＰチャネル型のＭＯＳＦＥＴにより構成され、各ローサイドトランジスタは前記第２直流配線に接続されたソースを有するＮチャネル型のＭＯＳＦＥＴにより構成され、
各ハイサイドトランジスタのドレインと前記第１信号端子との間に前記第１保護回路が挿入され、各ローサイドトランジスタのドレインと前記第２信号端子との間に前記第２保護回路が挿入される
、請求項４に記載の信号出力回路。
【請求項６】
前記第１信号端子は出端抵抗を介して前記第２信号端子に接続される
、請求項１～５の何れかに記載の信号出力回路。
【請求項７】
前記第１直流電圧及び前記第２直流電圧間の中間電圧に基づき各ローサイドトランジスタをオンに設定するための特定ゲート電圧を調整するよう構成されたゲート電圧調整回路を更に備える
、請求項１～５の何れかに記載の信号出力回路。
【請求項８】
前記第１直流電圧及び前記第２直流電圧間の中間電圧に基づき各ローサイドトランジスタをオンに設定するための特定ゲート電圧を調整するよう構成されたゲート電圧調整回路を更に備え、
各ハイサイドトランジスタは前記第１直流配線に接続されたソースを有するＰチャネル型のＭＯＳＦＥＴにより構成され、各ローサイドトランジスタは前記第２直流配線に接続されたソースを有するＮチャネル型のＭＯＳＦＥＴにより構成され、
前記ゲート電圧調整回路は、前記第１直流配線に接続されたソースを有するＰチャネル型のＭＯＳＦＥＴにより構成された第１レプリカトランジスタと、第１直列抵抗と、前記第１直列抵抗と同じ抵抗値を持つよう構成された第２直列抵抗と、前記第２直流配線に接続されたソースを有するＮチャネル型のＭＯＳＦＥＴにより構成された第２レプリカトランジスタと、を有し、
前記第１レプリカトランジスタのドレインは前記第１直列抵抗の第１端に接続され、前記第１直列抵抗の第２端は前記第２直列抵抗を介して前記第２レプリカトランジスタのドレインに接続され、
前記制御回路は、前記複数のハイサイドトランジスタの内、オンに設定される１以上のハイサイドトランジスタのゲートに対し、前記第１レプリカトランジスタのゲート電圧を供給し、前記複数のローサイドトランジスタの内、オンに設定される１以上のローサイドトランジスタのゲートに対し、前記第２レプリカトランジスタのゲート電圧を供給し、
前記ゲート電圧調整回路は、前記第１直列抵抗及び前記第２直列抵抗間の接続ノードにおける電圧と前記中間電圧との差を減ずるよう、前記特定ゲート電圧である前記第２レプリカトランジスタのゲート電圧を調整する
、請求項１～４の何れかに記載の信号出力回路。
【請求項９】
前記第１レプリカトランジスタのゲートは第１ゲート配線に接続され、
前記ハイサイド出力回路において、前記ハイサイドトランジスタごとに、前記ハイサイドトランジスタのゲートの接続先を前記第１ゲート配線又は前記第１直流配線に切り替えるハイサイドセレクタが設けられ、
前記制御回路は、前記ハイサイドトランジスタごとに、対応するハイサイドセレクタの状態制御を通じて、当該ハイサイドトランジスタのゲートの接続先を前記第１ゲート配線に設定することで当該ハイサイドトランジスタをオンに設定する一方、当該ハイサイドトランジスタのゲートの接続先を前記第１直流配線に設定することで当該ハイサイドトランジスタをオフに設定し、
前記第２レプリカトランジスタのゲートは第２ゲート配線に接続され、
前記ローサイド出力回路において、前記ローサイドトランジスタごとに、前記ローサイドトランジスタのゲートの接続先を前記第２ゲート配線又は前記第２直流配線に切り替えるローサイドセレクタが設けられ、
前記制御回路は、前記ローサイドトランジスタごとに、対応するローサイドセレクタの状態制御を通じて、当該ローサイドトランジスタのゲートの接続先を前記第２ゲート配線に設定することで当該ローサイドトランジスタをオンに設定する一方、当該ローサイドトランジスタのゲートの接続先を前記第２直流配線に設定することで当該ローサイドトランジスタをオフに設定する
、請求項８に記載の信号出力回路。
【請求項１０】
前記第１信号端子は出端抵抗を介して前記第２信号端子に接続される
、請求項７に記載の信号出力回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、信号出力回路に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
ＣＡＮ（Controller Area Network）などにおいて信号伝送用の回路が用いられる。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－１９２１９号公報
【０００４】
［概要］
信号伝送用の回路において、部品点数の削減又はスイッチングノイズの低減が求められる。
【０００５】
本開示の一態様に係る信号出力回路は、所定の第１直流電圧が加わるよう構成された第１直流配線と、第１信号端子と、前記第１直流配線及び前記第１信号端子間に設けられた複数のハイサイドトランジスタの第１並列回路を有するハイサイド出力回路と、前記第１直流電圧よりも低い第２直流電圧が加わるよう構成された第２直流配線と、第２信号端子と、前記第２直流配線及び前記第２信号端子間に設けられた複数のローサイドトランジスタの第２並列回路を有するローサイド出力回路と、前記複数のハイサイドトランジスタを個別にオン又はオフに設定し、前記第１並列回路を通じた前記第１直流配線及び前記第１信号端子間の電流を制御することで前記第１信号端子に第１出力信号を発生させ、且つ、前記複数のローサイドトランジスタを個別にオン又はオフに設定し、前記第２並列回路を通じた前記第２直流配線及び前記第２信号端子間の電流を制御することで前記第２信号端子に第２出力信号を発生させるよう構成された制御回路と、を備え、１以上のハイサイドトランジスタがオンに設定されることで前記１以上のハイサイドトランジスタを通じ前記第１直流配線及び前記第１信号端子間に第１信号電流が流れる状態において、前記ハイサイド出力回路は、前記第１直流配線及び前記第１信号端子間の電圧差に応じ前記１以上のハイサイドトランジスタを線形領域又は飽和領域で動作させ、前記１以上のハイサイドトランジスタを飽和領域で動作させることで前記第１信号端子の電圧低下に伴う前記第１信号電流の増大を抑制し、１以上のローサイドトランジスタがオンに設定されることで前記１以上のローサイドトランジスタを通じ前記第２直流配線及び前記第２信号端子間に第２信号電流が流れる状態において、前記ローサイド出力回路は、前記第２直流配線及び前記第２信号端子間の電圧差に応じ前記１以上のローサイドトランジスタを線形領域又は飽和領域で動作させ、前記１以上のローサイドトランジスタを飽和領域で動作させることで前記第２信号端子の電圧上昇に伴う前記第２信号電流の増大を抑制する。
【図面の簡単な説明】
【０００６】
図１は、本開示の実施形態に係るＥＣＵの構成図である。
図２は、本開示の実施形態に係り、２つのＥＣＵを有するＥＣＵシステムの構成図である。
図３は、本開示の実施形態に係り、送信側ＥＣＵにおけるトランシーバ及び受信側ＥＣＵ１におけるトランシーバの内部概略構成図である。
図４は、本開示の実施形態に係り、複数の信号の関係を示すタイミングチャートである。
図５は、本開示の実施形態に係り、対となる信号とスキューとの関係の説明図である。
図６は、参考例に係る送信回路の回路図である。
図７は、本開示の実施形態に属する第１実施例に係り、送信回路の回路図である。
図８は、本開示の実施形態に属する第１実施例に係り、ハイサイド出力回路の回路図である。
図９は、本開示の実施形態に属する第１実施例に係り、ハイサイド出力回路内の１つの単位回路の状態遷移図である。
図１０は、本開示の実施形態に属する第１実施例に係り、ローサイド出力回路の回路図である。
図１１は、本開示の実施形態に属する第１実施例に係り、ローサイド出力回路内の１つの単位回路の状態遷移図である。
図１２は、本開示の実施形態に属する第１実施例に係り、送信回路の動作フローチャートである。
図１３は、本開示の実施形態に属する第１実施例に係り、ハイサイドトランジスタの電気的特性及びローサイドトランジスタの電気的特性を示す図である。
【０００７】
［詳細な説明］
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“ＭＨ”によって参照されるハイサイドトランジスタは（図７参照）、ハイサイドトランジスタＭＨと表記されることもあるし、トランジスタＭＨと略記されることもあり得るが、それらは全て同じものを指す。
【０００８】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部（reference conductor）を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電圧と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
【０００９】
レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。電圧信号として機能する任意の信号において、信号の上昇、低下とは、信号の電位の上昇、低下を意味する。他の類する表現についても同様である。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。
【００１０】
ＭＯＳＦＥＴに例示されるＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
（【００１１】以降は省略されています）

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