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公開番号2025113187
公報種別公開特許公報(A)
公開日2025-08-01
出願番号2025001791
出願日2025-01-06
発明の名称半導体パッケージング及び半導体パッケージングの製造方法
出願人き邦科技股分有限公司
代理人弁理士法人服部国際特許事務所
主分類H01L 23/29 20060101AFI20250725BHJP(基本的電気素子)
要約【課題】半導体パッケージングと半導体パッケージングの製造方法を提供する。
【解決手段】封止層120の第1表面121と側面123との間に半溝部125を設け、且つ第1表面121によりキャリアに貼付することで、半溝部125を封止層120とキャリアとの間に位置する遮蔽空間として形成する。次に、封止層120の第2表面122に放熱層130を形成し、半導体パッケージング100Bを構成する。放熱層130を形成する際に、金属残留物が第1表面121とキャリアとの間にあるギャップ中に蓄積される状況を遮蔽空間が防止することで、半導体パッケージング100Bが汚染されないようにしている。
【選択図】図9A
特許請求の範囲【請求項１】
ダイと、
前記ダイを被覆している封止層であって、第１表面と、第２表面と、側面と、半溝部と、を有し、前記半溝部は前記第１表面を囲い込むと共に前記第１表面と前記側面との間に位置し、前記半溝部は前記第１表面に隣接する第１縁端及び前記側面に隣接する第２縁端を有している封止層と、
前記第２表面を被覆する放熱層と、を備えていることを特徴とする半導体パッケージング。
続きを表示（約 1,600 文字）【請求項２】
前記第２表面からは前記ダイの背面が露出し、前記放熱層は前記背面を被覆していることを特徴とする請求項１に記載の半導体パッケージング。
【請求項３】
前記第１表面に沿って延伸されている第１仮想線は前記第１縁端を通過し、前記側面に沿って延伸されている第２仮想線は前記第２縁端を通過し、前記第１縁端から前記第２仮想線までの間の第１距離は3μm以上10μm以下であり、前記第２縁端から前記第１仮想線までの間の第２距離は5μm以上120μm以下であり、前記第２距離に対する前記第１距離の比は0.5以上40以下であることを特徴とする請求項１に記載の半導体パッケージング。
【請求項４】
前記半溝部は溝側面及び溝底面を更に有し、前記溝側面は弧面であり、前記溝側面は前記溝底面に接続され、前記第２縁端は前記溝底面に位置していることを特徴とする請求項１に記載の半導体パッケージング。
【請求項５】
前記半溝部は溝側面及び溝底面を更に有し、前記溝側面は前記第１表面及び前記溝底面に接続され、前記溝側面と前記溝底面との間には夾角を有し、前記夾角は90度以上であり、前記第１縁端は前記溝側面に位置し、前記第２縁端は前記溝底面に位置していることを特徴とする請求項１に記載の半導体パッケージング。
【請求項６】
前記半溝部は溝側面を更に有し、前記溝側面は傾斜面であり、前記溝側面は前記第１表面及び前記側面に接続され、前記第１縁端及び前記第２縁端は前記溝側面に位置していることを特徴とする請求項１に記載の半導体パッケージング。
【請求項７】
ダイ及び封止層を有する複数のパッケージユニットを第３キャリアに貼付し、前記封止層は前記ダイを被覆し、前記封止層は、第１表面と、第２表面と、側面と、半溝部と、を有し、前記半溝部は前記第１表面を囲い込むと共に前記第１表面と前記側面との間に位置し、前記半溝部は前記第１表面に隣接する第１縁端及び前記側面に隣接する第２縁端を有し、前記パッケージユニットを前記封止層の前記第１表面により前記第３キャリアに貼付し、前記半溝部を前記封止層と前記第３キャリアとの間に位置している遮蔽空間とするステップと、
前記第２表面に放熱層を形成し、複数の半導体パッケージングを構成するステップと、を含むことを特徴とする半導体パッケージングの製造方法。
【請求項８】
複数のダイのアクティブ面を第１キャリアに貼付し、前記封止層により各前記ダイを被覆することで複数の未分離のパッケージユニットを備える封止体を形成し、前記封止体は前記封止体を前記封止層の前記第２表面により第２キャリアに貼付し、前記第１キャリアを除去することで前記封止層の前記第１表面を露出し、前記第１表面に溝部を形成し、前記溝部は前記第１表面を囲い込み、前記溝部は底面及び対向する２つの前記第１縁端を有し、前記溝部の前記底面に沿って前記封止体を切断することで、各前記パッケージユニットを分離すると共に前記封止層の前記側面を露出させ、前記溝部を前記半溝部とし、各前記パッケージユニットを前記第３キャリアに貼付してから、前記第２キャリアを除去して前記第２表面を露出させるパッケージングプロセスを更に含むことを特徴とする請求項７に記載の半導体パッケージングの製造方法。
【請求項９】
前記封止層が各前記ダイを被覆してから、前記封止層を薄層化することを特徴とする請求項８に記載の半導体パッケージングの製造方法。
【請求項１０】
前記第３キャリアに貼付されていると共に隣接する各前記パッケージユニットの間には間隔を有し、前記間隔は20μm以上1mm以下であることを特徴とする請求項８に記載の半導体パッケージングの製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージング及び半導体パッケージングの製造方法（a semiconductor package and method of manufacturing the same）に関し、更に詳しくは、封止層の表面に放熱層が形成されている半導体パッケージング及び半導体パッケージングの製造方法に関するものである。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
従来の半導体パッケージングの製造方法は、複数の封止体１０Ａをキャリア２０に貼付し、各封止体１０Ａがダイ１１及び封止層１２を有している（図１０参照）。各封止体１０Ａは、ダイ１１のアクティブ面１１ａ及び封止層１２の第１表面１２ａによりキャリア２０に貼付し、スパッタリングプロセスにより封止層１２の第２表面１２ｂに放熱層１３を形成することで、半導体パッケージング１０を構成している。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、前述した従来の技術では、スパッタリングプロセスにより第２表面１２ｂに放熱層１３を形成する際に、ダイ１１、封止層１２、及びキャリア２０の物理的特性及び/またはプロセス環境（例えば、温度）により、封止層１２とキャリア２０との間にギャップ３０が発生した。スパッタリングプロセスにおいて、飛散したターゲット原子がキャリア２０及びギャップ３０に蓄積して金属残留物４０が形成されると、金属残留物４０がダイ１１を汚染し、半導体パッケージング１０の品質及び歩留まりに影響が生じた。
【０００４】
そこで、本発明者は上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的かつ効果的に課題を改善する本発明の提案に至った。
【０００５】
本発明は、かかる事情に鑑みてなされたものであり、その目的とするところは、半導体パッケージング及びその製造方法を提供することにある。すなわち、放熱層を形成する際に、封止層に設置されている半溝部により、金属残留物が封止層とキャリアとの間にあるギャップ中に蓄積する状況を防止し、半導体パッケージングの品質及び歩留まりに影響が生じないようにする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様である半導体パッケージングは、ダイと、封止層と、放熱層と、を備えている。前記封止層は前記ダイを被覆し、前記封止層は、第１表面と、第２表面と、側面と、半溝部と、を有している。前記半溝部が前記第１表面を囲い込むと共に前記第１表面と前記側面との間に位置し、前記半溝部は前記第１表面に隣接する第１縁端及び前記側面に隣接する第２縁端を有し、前記放熱層は前記第２表面を被覆している。
【０００７】
また、本発明の別の態様である半導体パッケージングの製造方法は、まず、複数のパッケージユニットを第３キャリアに貼付し、各前記パッケージユニットはダイ及び封止層を有している。前記封止層は前記ダイを被覆し、前記封止層は、第１表面と、第２表面と、側面と、半溝部と、を有している。前記半溝部は前記第１表面を囲い込むと共に前記第１表面と前記側面との間に位置し、前記半溝部は前記第１表面に隣接する第１縁端及び前記側面に隣接する第２縁端を有している。各前記パッケージユニットは前記封止層の前記第１表面により前記第３キャリアに貼付し、前記半溝部を前記封止層と前記第３キャリアとの間に位置している遮蔽空間として形成する。次に、前記第２表面に放熱層を形成することで、複数の半導体パッケージングを構成する。
【０００８】
前記封止層の前記第２表面に前記放熱層を形成する際に、前記第１表面を囲い込むと共に前記第１表面と前記側面との間に位置している前記半溝部が形成している前記遮蔽空間により、金属残留物が前記第１表面と前記第３キャリアとの間にあるギャップ中に蓄積する状況を防止し、前記ダイを汚染しないようにしている。
【０００９】
本発明の他の特徴については、本明細書及び添付図面の記載により明らかにする。
【図面の簡単な説明】
【００１０】
本発明の一実施例に係る半導体パッケージングの製造方法を示す断面図である。
本発明の一実施例に係る半導体パッケージングの製造方法を示す断面図である。
本発明の一実施例に係る半導体パッケージングの製造方法を示す断面図である。
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本発明の一実施例に係る半導体パッケージングの製造方法を示す断面図である。
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本発明の一実施例に係る半導体パッケージングを示す断面図である。
本発明の一実施例に係る半導体パッケージングを示す断面図である。
本発明の一実施例に係る半導体パッケージングを示す断面図である。
本発明の一実施例に係る半導体パッケージングを示す断面図である。
従来の半導体パッケージングを示す断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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