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公開番号2025124269
公報種別公開特許公報(A)
公開日2025-08-26
出願番号2024020203
出願日2024-02-14
発明の名称表示ドライバ及び表示装置
出願人ローム株式会社
代理人弁理士法人レクスト国際特許事務所
主分類G09G 3/20 20060101AFI20250819BHJP(教育;暗号方法;表示;広告;シール)
要約【課題】表示ムラやノイズがなく、二次曲線状の遅延特性に沿う出力タイミングで複数の画素駆動信号を出力する表示ドライバ及び表示装置を提供する。
【解決手段】画素駆動信号を夫々異なる遅延時間で出力させる出力タイミング信号を生成する遅延制御回路43は、第1(第k)～第k(第1)の出力チャネルに向けて遅延時間が増加する第1～第kの遅延タイミング信号を発生する第1～第sの遅延タイミング信号発生回路431と、第1～第kの遅延タイミング信号の生成を開始させるスタートパルス信号を第1～第sの遅延タイミング信号発生回路に供給する制御信号生成回路430と、生成した夫々が第1～第kの遅延タイミング信号からなる第1～第sの遅延タイミング信号群に対して各出力チャネル毎に、s個の遅延タイミング信号のうちから最も早い遅延タイミング信号を選択し、夫々を第1～第kの出力タイミング信号とする遅延信号選択回路432と、を含む。
【選択図】図3
特許請求の範囲【請求項１】
映像信号にて示される各画素に夫々対応した第１～第ｋ（ｋは２以上の整数）の画素駆動信号を出力する第１～第ｋの出力チャネルを有する表示ドライバであって、
前記第１～第ｋの画素駆動信号を夫々異なる遅延時間を経たタイミングで出力させる、前記第１～第ｋの出力チャネルに対応した第１～第ｋの出力タイミング信号を順次供給する遅延制御回路と、
前記第１～第ｋの出力タイミング信号の供給タイミングに応じた出力タイミングで前記第１～第ｋの画素駆動信号を出力する出力部と、を有し、
前記遅延制御回路は、
各々が、前記第１～第ｋの出力チャネルに対応し且つ前記第１の出力チャネルから前記第ｋの出力チャネル、又は前記第ｋの出力チャネルから前記第１の出力チャネルに向けて前記出力チャネル毎に前記遅延時間が増加する前記出力タイミングをもたらす第１～第ｋの遅延タイミング信号からなり、且つ互いに前記第１～第ｋの遅延タイミング信号がもたらす出力タイミングの間隔が異なる第１～第ｓ（ｓは２以上の整数）の遅延タイミング信号群を発生する第１～第ｓの遅延タイミング信号発生回路と、
前記第１～第ｋの遅延タイミング信号の順次の発生を開始するタイミングを表すスタートパルス信号を、前記第１～第ｓの遅延タイミング信号発生回路の各々に個別に供給する制御信号生成回路と、
前記第１～第ｓの遅延タイミング信号発生回路で発生された前記第１～第ｓの遅延タイミング信号を受けて、前記第１～第ｋの出力チャネルの各々毎に、その出力チャネルに対応したｓ個の前記遅延タイミング信号のうちから最も早い出力タイミングの遅延タイミング信号を選択し、前記第１～第ｋの出力チャネルの各々毎に選択したｋ個の前記遅延タイミング信号を、前記第１～第ｋの出力タイミング信号として前記出力部に供給する遅延信号選択回路と、を含むことを特徴とする表示ドライバ。
続きを表示（約 3,600 文字）【請求項２】
前記制御信号生成回路は、前記第１～第ｓの遅延タイミング信号発生回路の順に前記スタートパルス信号を前記第１～第ｓの遅延タイミング信号発生回路の各々に供給すると共に、前記第１～第ｓの遅延タイミング信号群の順にその遅延タイミング信号群に属する前記第１～第ｋの遅延タイミング信号による前記遅延時間の増加率を低くする制御を前記第１～第ｓの遅延タイミング信号発生回路に施すことを特徴とする請求項１に記載の表示ドライバ。
【請求項３】
前記第ｓの遅延タイミング信号群中の前記第ｋの遅延タイミング信号が前記第ｋの出力タイミング信号となり、
前記制御信号生成回路は、終点の出力チャネルとしての前記第ｋの出力チャネルでの前記遅延時間を終点遅延時間として指定する情報を保持し、前記終点遅延時間を用いた下記の数式により、前記第ｓの遅延タイミング信号群中の前記第１の遅延タイミング信号の遅延時間を始点遅延時間として算出し、
始点遅延時間＝終点遅延時間－（ｋ×Ｕｔ）
Ｕｔ：出力チャネル毎の単位遅延時間
前記始点遅延時間に基づき、前記スタートパルス信号を前記第ｓの遅延タイミング信号発生回路に供給するタイミングを決定することを特徴とする請求項２に記載の表示ドライバ。
【請求項４】
前記第１～第ｓの遅延タイミング信号発生回路の各々は、
第１～第ｋのフリップフロップを含み、前記スタートパルス信号をクロック信号に応じて前記第１～第ｋのフリップフロップの各々を順にシフトさせつつ前記第１～第ｋのフリップフロップの各々から出力された信号を第１～第ｋの遅延信号として出力する遅延回路と、
正方向遅延又は逆方向遅延を指定する遅延方向制御信号を受け、前記遅延方向制御信号が前記正方向遅延を示す場合には、前記第１～第ｋの遅延信号をそのままの順で前記第１～第ｋの遅延タイミング信号として出力する一方、前記遅延方向制御信号が前記逆方向遅延を示す場合には、前記第１～第ｋの遅延信号を降順に前記第１～第ｋの遅延タイミング信号として出力する遅延方向制御回路と、を含むことを特徴とする請求項１～３のいずれか１に記載の表示ドライバ。
【請求項５】
夫々が、映像信号にて示される各画素に夫々対応した第１～第ｋ（ｋは２以上の整数）の画素駆動信号を出力する第１～第ｋの出力チャネルを有する第１～第ｗ（ｗは２以上の整数）のドライバを含む表示ドライバであって、
前記第１～第ｗのドライバの各々は、
前記第１～第ｋの画素駆動信号を夫々異なる遅延時間を経たタイミングで出力させる、前記第１～第ｋの出力チャネルに対応した第１～第ｋの出力タイミング信号を順次供給する遅延制御回路と、
前記第１～第ｋの出力タイミング信号の供給タイミングに応じた出力タイミングで前記第１～第ｋの画素駆動信号を出力する出力部と、を有し、
前記遅延制御回路は、
各々が、前記第１～第ｋの出力チャネルに対応し且つ前記第１の出力チャネルから前記第ｋの出力チャネル、又は前記第ｋの出力チャネルから前記第１の出力チャネルに向けて前記出力チャネル毎に前記遅延時間が増加する前記出力タイミングをもたらす第１～第ｋの遅延タイミング信号からなり、且つ互いに前記第１～第ｋの遅延タイミング信号がもたらす出力タイミングの間隔が異なる第１～第ｓ（ｓは２以上の整数）の遅延タイミング信号群を発生する第１～第ｓの遅延タイミング信号発生回路と、
前記第１～第ｋの遅延タイミング信号の順次の発生を開始するタイミングを表すスタートパルス信号を、前記第１～第ｓの遅延タイミング信号発生回路の各々に個別に供給する制御信号生成回路と、
前記第１～第ｓの遅延タイミング信号発生回路で発生された前記第１～第ｓの遅延タイミング信号を受けて、前記第１～第ｋの出力チャネルの各々毎に、その出力チャネルに対応したｓ個の前記遅延タイミング信号のうちから最も早い出力タイミングの遅延タイミング信号を選択し、前記第１～第ｋの出力チャネルの各々毎に選択したｋ個の前記遅延タイミング信号を、前記第１～第ｋの出力タイミング信号として前記出力部に供給する遅延信号選択回路と、を含むことを特徴とする表示ドライバ。
【請求項６】
前記制御信号生成回路は、前記第１～第ｓの遅延タイミング信号発生回路の順に前記スタートパルス信号を前記第１～第ｓの遅延タイミング信号発生回路の各々に供給すると共に、前記第１～第ｓの遅延タイミング信号群の順にその遅延タイミング信号群に属する前記第１～第ｋの遅延タイミング信号による前記遅延時間の増加率を低くする制御を前記第１～第ｓの遅延タイミング信号発生回路に施すことを特徴とする請求項５に記載の表示ドライバ。
【請求項７】
前記第１～第ｗのドライバは基板上に並置された、夫々が独立したＩＣチップからなり、
前記第１～第ｗのドライバの各々は、
自身の前記第１の遅延タイミング信号群に含まれる前記第１の遅延タイミング信号を外部出力する出力端子と、
隣接するドライバの前記第１の遅延タイミング信号群に含まれる前記第１の遅延タイミング信号を外部入力する為の入力端子と、
前記入力端子から外部入力された前記第１の遅延タイミング信号と、自身の前記第ｓの遅延タイミング信号群に含まれる前記第ｋの遅延タイミング信号との位相を比較し、前記第ｋの遅延タイミング信号の位相が前記第１の遅延タイミング信号の位相よりも進んでいる場合には位相進みを示す一方、前記第ｋの遅延タイミング信号の位相が前記第１の遅延タイミング信号の位相よりも遅れている場合には位相遅れを示す調整信号を生成する比較器と、を含み、
前記第１～第ｗのドライバ各々の前記制御信号生成回路は、
前記調整信号が位相遅れを示す場合には、自身の前記第１～第ｓの遅延タイミング信号発生回路の各々に個別に供給する前記スタートパルス信号各々のタイミングを一律に早める一方、
前記調整信号が位相進みを示す場合には、前記スタートパルス信号各々のタイミングを一律に遅らせることで、前記第１～第ｗのドライバの隣接するもの同士の一方のドライバの前記第ｋの出力タイミング信号を他方のドライバの前記第１の出力タイミング信号と一致させる調整を行うことを特徴とする請求項６に記載の表示ドライバ。
【請求項８】
複数のデータ線及び前記複数のデータ線に交叉して配置された複数のゲート線を有する表示パネルと、
夫々が、映像信号にて示される各画素に夫々対応した第１～第ｋ（ｋは２以上の整数）の画素駆動信号を前記表示パネルの前記データ線の各々に出力する第１～第ｋの出力チャネルを有する第１～第ｗ（ｗは２以上の整数）のドライバと、を含む表示装置であって、
前記第１～第ｗのドライバの各々は、
前記第１～第ｋの画素駆動信号を夫々異なる遅延時間を経たタイミングで出力させる、前記第１～第ｋの出力チャネルに対応した第１～第ｋの出力タイミング信号を順次供給する遅延制御回路と、
前記第１～第ｋの出力タイミング信号の供給タイミングに応じた出力タイミングで前記第１～第ｋの画素駆動信号を出力する出力部と、を有し、
前記遅延制御回路は、
各々が、前記第１～第ｋの出力チャネルに対応し且つ前記第１の出力チャネルから前記第ｋの出力チャネル、又は前記第ｋの出力チャネルから前記第１の出力チャネルに向けて前記出力チャネル毎に前記遅延時間が増加する前記出力タイミングをもたらす第１～第ｋの遅延タイミング信号からなり、且つ互いに前記第１～第ｋの遅延タイミング信号がもたらす出力タイミングの間隔が異なる第１～第ｓ（ｓは２以上の整数）の遅延タイミング信号群を発生する第１～第ｓの遅延タイミング信号発生回路と、
前記第１～第ｋの遅延タイミング信号の順次の発生を開始するタイミングを表すスタートパルス信号を、前記第１～第ｓの遅延タイミング信号発生回路の各々に個別に供給する制御信号生成回路と、
前記第１～第ｓの遅延タイミング信号発生回路で発生された前記第１～第ｓの遅延タイミング信号を受けて、前記第１～第ｋの出力チャネルの各々毎に、その出力チャネルに対応したｓ個の前記遅延タイミング信号のうちから最も早い出力タイミングの遅延タイミング信号を選択し、前記第１～第ｋの出力チャネルの各々毎に選択したｋ個の前記遅延タイミング信号を、前記第１～第ｋの出力タイミング信号として前記出力部に供給する遅延信号選択回路と、を含むことを特徴とする表示装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、映像信号に応じて表示パネルを駆動する表示ドライバ、及び当該表示パネル及び表示ドライバを含む表示装置に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
映像信号に基づく画像を表示する液晶表示パネル等の表示パネルには、２次元画面の水平方向に伸張する複数のゲート線と、垂直方向に伸張する複数のソース線と、が交叉して配置されている。更に、各ゲート線とソース線との交叉部に画素を担う表示セルが形成されている。また、表示パネルには、入力映像信号にて示される各画素の輝度レベルに対応した電圧値を有する駆動電圧を各ソース線に印加するソースドライバと、ゲート線を選択するゲート信号を各ゲート線に印加するゲートドライバと、が接続されている。
【０００３】
ところで、近年の表示パネルの大型化及び高精細化に対応すべく、ソースドライバを複数のＩＣチップに分割して構築し、分割したソースドライバ群を表示パネルのソース線各々の一端側に配置すると共に、ゲート線各々の一端側と他端側とにゲートドライバを夫々配置した表示装置が提案されている（例えば、特許文献１参照）。
【０００４】
ここで、表示パネルの高精細化に伴いソース線の本数が増加すると、ソース線が増えた分だけ、駆動電圧の印加に伴いソース線群に同時に流れ込む電流量が大となる。この際、電流量の急峻な増加が同時に起こることでノイズが発生するという問題が生じる。
【０００５】
また、表示パネルの大型化によってゲート線の線長が長くなるので、その線長に伴う配線抵抗によりゲート信号の波形が鈍る。尚、その波形の鈍り具合は表示パネルの画面内の表示セルの位置によって異なる。すなわち、表示パネルの画面の左右両端部に形成されている表示セルに比べて、画面中央部に形成されている表示セルに到達するゲート信号の波形鈍りは大きくなる。これにより、ゲート信号がゲートドライバから出力されてから表示セルに到達するまでの遅延時間は、画面端部に比して画面中央部が長くなる。
【０００６】
そこで、特許文献１に記載のソースドライバでは、ソースドライバから出力された駆動電圧と、ゲートドライバから出力されたゲート信号とのタイミングずれを抑えるために、画面の左右両端部よりも画面中央部に形成されているソース線に印加する駆動電圧の出力タイミングを遅らせるようにしている。つまり、特許文献１では、画面両端部から画面中央部に向けて遅延時間が大となるような遅延特性に沿って各ソース線に駆動電圧が印加されるように出力タイミングを制御している。
【先行技術文献】
【特許文献】
【０００７】
特開２０２２－４０７５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、画面内の表示セルの位置に拘わらず、ゲートドライバから出力されたゲート信号と、ソースドライバから出力された駆動電圧とのタイミングを精度良く一致させるためには、前述した遅延特性として、二次曲線状、つまり、画面左右両端部から画面中央部に向けて遅延時間の増加率が低くなるものが望まれている。
【０００９】
しかしながら、特許文献１に記載のソースドライバでは、このような二次曲線状の遅延特性に沿った出力タイミングを得ることは困難であった。
【００１０】
また、特許文献１に記載のソースドライバでは、ソースドライバを夫々が独立したＩＣチップからなる複数のドライバに分割した場合、隣接するドライバ同士の境界部、つまり一方のドライバの終点での駆動電圧の出力タイミングと、他方のドライバの始点での駆動電圧の出力タイミングとを一致させることが困難であった。これにより、隣接するドライバ同士の境界部において、両ドライバから出力された駆動電圧各々の出力タイミングが大幅にずれる場合があり、表示ムラが生じるおそれがあった。
（【００１１】以降は省略されています）

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