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公開番号2025134422
公報種別公開特許公報(A)
公開日2025-09-17
出願番号2024032311
出願日2024-03-04
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/27 20230101AFI20250909BHJP()
要約【課題】メモリデバイスの面積の増加を抑制する。
【解決手段】一実施形態のメモリデバイスは、ワード線及びビット線を有するメモリセルアレイを含む第1チップと、第1基板及び第1基板上に設けられる第1回路を含み、第1チップと接する第2チップと、第2基板及び第2基板上に設けられる第2回路を含み、第1チップ又は第2チップと接する第3チップと、入出力パッドと、を備える。第1チップ及び第2チップは、この順で、ワード線からビット線に向かう第1方向に並ぶ。第1回路は、ビット線と接続される第1トランジスタ、及びワード線と接続される第2トランジスタを含む。第2回路は、入出力パッドと接続される第3トランジスタを含む。
【選択図】図12
特許請求の範囲【請求項１】
ワード線及びビット線を有するメモリセルアレイを含む第１チップと、
第１基板及び前記第１基板上に設けられる第１回路を含み、前記第１チップと接する第２チップと、
第２基板及び前記第２基板上に設けられる第２回路を含み、前記第１チップ又は前記第２チップと接する第３チップと、
入出力パッドと、
を備え、
前記第１チップ及び前記第２チップは、この順で、前記ワード線から前記ビット線に向かう第１方向に並び、
前記第１回路は、前記ビット線と接続される第１トランジスタ、及び前記ワード線と接続される第２トランジスタを含み、
前記第２回路は、前記入出力パッドと接続される第３トランジスタを含む、
メモリデバイス。
続きを表示（約 1,200 文字）【請求項２】
前記第１トランジスタ及び前記第２トランジスタは、１０ｎｍ以上の膜厚のゲート酸化膜を有し、
前記第３トランジスタは、２．５ｎｍ以上３．５ｎｍ以下の膜厚のゲート酸化膜を有する、
請求項１記載のメモリデバイス。
【請求項３】
前記第３チップは、前記第２チップと接し、
前記第１チップ、前記第２チップ、及び前記第３チップは、この順で前記第１方向に並ぶ、
請求項１記載のメモリデバイス。
【請求項４】
前記入出力パッドは、前記第３チップの前記第２チップとの接合面と反対側の面において、前記第１方向に見て前記メモリセルアレイと重なる位置に設けられる、
請求項３記載のメモリデバイス。
【請求項５】
前記第１回路、前記第１基板、前記第２回路、及び前記第２基板は、この順で前記第１方向に並ぶ、
請求項３記載のメモリデバイス。
【請求項６】
前記第１基板、前記第１回路、前記第２回路、及び前記第２基板は、この順で前記第１方向に並ぶ、
請求項３記載のメモリデバイス。
【請求項７】
前記第３チップは、前記第１チップと接し、
前記第３チップ、前記第１チップ、及び前記第２チップは、この順で前記第１方向に並ぶ、
請求項１記載のメモリデバイス。
【請求項８】
前記入出力パッドは、前記第３チップの前記第１チップとの接合面と反対側の面において、前記第１方向に見て前記メモリセルアレイと重なる位置に設けられる、
請求項７記載のメモリデバイス。
【請求項９】
複数のワード線及び複数のビット線を有するメモリセルアレイを含む第１チップと、
第１基板及び前記第１基板上に設けられる第１回路を含み、前記第１チップと接する第２チップと、
第２基板及び前記第２基板上に設けられる第２回路を含み、前記第２チップと接する第３チップと、
を備え、
前記第１チップ、前記第２チップ、及び前記第３チップは、この順で、前記ワード線から前記ビット線に向かう第１方向に並び、
前記第１回路は、前記複数のビット線と接続されるセンスアンプモジュールを含み、
前記第２回路は、前記複数のワード線と接続されるロウデコーダモジュールを含み、
前記ロウデコーダモジュールは、前記第１方向に見て前記センスアンプモジュールと重なる第１部分を有する、
メモリデバイス。
【請求項１０】
前記メモリセルアレイは、前記複数のワード線の各々が他のワード線と干渉することなく前記第２チップと対向する第１領域を有し、
前記ロウデコーダモジュールは、前記第１方向に見て前記第１領域と重なり、かつ前記センスアンプモジュールと重ならない第２部分を更に有する、
請求項９記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリデバイスに関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なメモリデバイスとして、ＮＡＮＤフラッシュメモリが知られている。ＮＡＮＤフラッシュメモリのようなメモリデバイスにおいては、高集積化、大容量化のために３次元のメモリ構造が採用される。３次元のメモリ構造と、メモリ構造を制御するためのＣＭＯＳ回路とは、別々のチップに設けられる場合がある。この場合、メモリデバイスは、３次元のメモリ構造が設けられたメモリチップと、ＣＭＯＳ回路が設けられた回路チップとが貼合されることによって形成される。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２２／０１２２９３２号明細書
米国特許出願公開第２０２３／０００５８６２号明細書
米国特許出願公開第２０２２／０３５９４４１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの面積の増加を抑制する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、ワード線及びビット線を有するメモリセルアレイを含む第１チップと、第１基板及び上記第１基板上に設けられる第１回路を含み、上記第１チップと接する第２チップと、第２基板及び上記第２基板上に設けられる第２回路を含み、上記第１チップ又は上記第２チップと接する第３チップと、入出力パッドと、を備える。上記第１チップ及び上記第２チップは、この順で、上記ワード線から上記ビット線に向かう第１方向に並ぶ。上記第１回路は、上記ビット線と接続される第１トランジスタ、及び上記ワード線と接続される第２トランジスタを含む。上記第２回路は、上記入出力パッドと接続される第３トランジスタを含む。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリデバイスを含むメモリシステムの構成を示すブロック図。
第１実施形態に係るメモリセルアレイの構成の一例を示す回路図。
第１実施形態に係るメモリセルアレイ、ロウデコーダモジュール、及びドライバモジュール間の接続の一例を示す回路図。
第１実施形態に係るメモリセルアレイ、及びセンスアンプモジュール間の接続の一例を示すブロック図。
第１実施形態に係るセンスアンプモジュールの構成の一例を示す回路図。
第１実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリセルアレイのメモリ領域における断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図。
第１実施形態に係るメモリピラーの断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図。
第１実施形態に係るメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリセルアレイの引出領域における断面構造の一例を示す、図１０のＸＩ－ＸＩ線に沿った断面図。
第１実施形態に係るメモリデバイスの貼合構造、及び各チップの平面レイアウトの一例を示す斜視図。
第１実施形態に係るメモリデバイスの断面構造の一例を示す、図１２のＸＩＩＩ面に沿った断面図。
第１実施形態に係るメモリデバイスの断面構造の一例を示す、図１２のＸＩＶ面に沿った断面図。
第１実施形態の変形例に係るメモリデバイスの貼合構造、及び各チップの平面レイアウトの一例を示す斜視図。
第１実施形態の変形例に係るメモリデバイスの断面構造の一例を示す、図１５のＸＶＩ面に沿った断面図。
第２実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
第２実施形態の変形例に係るメモリデバイスの断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの貼合構造、及び各チップの平面レイアウトの一例を示す斜視図。
第３実施形態に係るメモリデバイスの断面構造の一例を示す、図２０のＸＸＩ面に沿った断面図。
第３実施形態に係るメモリデバイスの断面構造の一例を示す、図２０のＸＸＩＩ面に沿った断面図。
第３実施形態の変形例に係るメモリデバイスの貼合構造、及び各チップの平面レイアウトの一例を示す斜視図。
第３実施形態の変形例に係るメモリデバイスの断面構造の一例を示す、図２３のＸＩＶ面に沿った断面図。
第４実施形態に係るメモリデバイスの貼合構造、及び各チップの平面レイアウトの一例を示す斜視図。
第４実施形態に係るメモリデバイスの断面構造の一例を示す、図２５のＸＸＶＩ面に沿った断面図。
第４実施形態に係るメモリデバイスの断面構造の一例を示す、図２５のＸＸＶＩＩ面に沿った断面図。
第４実施形態に係るメモリデバイスの配線構造の一例を示す模式図。
第５実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
第５実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
【０００８】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【０００９】
１．第１実施形態
第１実施形態について説明する。
【００１０】
１．１機能構成
第１実施形態に係る機能構成について説明する。
（【００１１】以降は省略されています）

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